数字电路第七章答案
第七章可编程逻辑器件PLD
第一节基本内容
一、基本知识点
（一）可编程逻辑器件PLD基本结构
可编程逻辑器件PLD是70年代发展起来的新型逻辑器件，相继出现了只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL 和可擦写编程逻辑器件EPLD等多个品种，它们的组成和工作原理基本相似。PLD的基本结构由与阵列和或阵列构成。与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
在PLD中，输入电路中为了适应各种输入情况，每一个输入信号都配有一缓冲电路，使其具有足够的驱动能力，同时产生原变量和反变量输出，为与门阵列提供互补信号输入。输出电路的输出方式有多种，可以由或阵列直接输出，构成组合方式输出，也可以通过寄存器输出，构成时序方式输出。输出既可以是低电平有效，也可以是高电平有效；既可以直接接外部电路，也可以反馈到输入与阵列，由此可见PLD的输出电路根据不同的可编程逻辑器件有所不同。
（二）可编程逻辑器件分类
1.按编程部位分类
PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程
（2）与或阵列均可编程
（3）与阵列可编程，或阵列固定
归纳上述PLD的结构特点，列于表7-1。
表7-1 各种PLD的结构特点
2.按编程方式分类
（1）掩膜编程
（2）熔丝与反熔丝编程
（3）紫外线擦除、电可编程
（4）电擦除、电可编程
（5）在系统编程（Isp）
（三）高密度可编程逻辑器件HDPLD
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通常衡量可编程逻辑器件芯片的密度是以芯片能容纳等效逻辑门的数量，一般是以2000为界限，即芯片容纳等效逻辑门小于2000门，称它为低密度可编程逻辑器件或简单的可编程逻辑器件（SPLD），若大于2000等效逻辑门，称为高密度可编程逻辑器件（HDPLD）。在前面按编程部位分类可编程逻辑器件中提及的通用阵列逻辑（GAL）的等效逻辑门一般不超过2000门，习惯上称其为低密度可编程逻辑器件。
通用阵列逻辑GAL是在PAL基础上发展起来的一种具有较高可靠性和灵活性的新型可编程逻辑器件，它采用E2CMOS工艺和灵活的输出结构，能将数片中小规模集成电路集成在芯片内部，并具有电擦写反复编程的特性。在基本阵列结构上仍是与阵列可编程，或阵列固定的结构。GAL在输出结构配置了8个可以任意组态的输出逻辑宏单元OLMC（Output Logic Macro Cell），适当地为输出逻辑宏单元进行编程组态，GAL就可以在功能上代替编程阵列逻辑PAL。
输出逻辑宏单元OLMC 由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成。
高密度可编程逻辑器件HDPLD（High Density Programmable Logic Device）从芯片密度上有了很大的改进，单片芯片内可以集成成千上万个等效逻辑门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能。HDPLD器件在结构上仍延续GAL的结构原理，因而还是电擦写、电编程的EPLD器件。
（四）现场可编程逻辑器件FPGA
可编程逻辑器件基本组成是与阵列、或阵列和输出电路。对这些基本组成电路进行编程就可以实现任何积之和的逻辑函数，再加上触发器则可实现时序电路。现场可编程门阵列的编程单元是基于静态存储器（SRAM）结构，不像PLD那样受结构的限制，它可以靠门与门的连接来实现任何复杂的逻辑电路，更适合实现多级逻辑功能。
现场可编程门阵列FPGA与HDPLD相比较特点如下：
（1）FPGA的编程单元是基于SRAM结构，可以无限次编程，它为易失性元件，掉电后芯片内信息丢失。通电之后，要为FPGA重新配置逻辑。
（2）FPGA中实现逻辑功能的CLB比HDPLD实现逻辑功能的OLMC规模小，制作一个OLMC的面积可以制作多个CLB，因而FPGA内的触发器要多于HDPLD的触发器，使得FPGA在实现时序电路时要强于HDPLD。
（3）HDPLD的信号汇总于编程内连矩阵，然后分配到各个宏单元，因此信号通路固定，系统速度可以预测。而FPGA的内连线是分布在CLB周围，而且编程的种类和编程点很多，使得布线相当灵活。
（4）由于FPGA的CLB规模小，可分为两个独立的电路，又有丰富的连线，所以系统综合时可进行充分的优化，以达到逻辑最高的利用。
（五）随机存取存储器RAM
随机存取是指可以随时将数据存入(称写入), 和取出（称读出）。随机存储器(RAM)的主要指标是存储器容量和存取时间（周期）。存储容量表示一片RAM存储数据的能力。存放一个二进制数码需要一个存储单元，所以存储容量常用存储单元的总数（bit）来表示。存取时间表示从存储器中开始存取第一个字到能够存取第二个字为止所需的时间，或称为存取周期。存取时间越短，表示存储器的存取速度越高。
RAM的基本结构可以分为三个部分：存储矩阵，地址译码器及读写控制电路。存储矩阵
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是用来存储要存放的代码，矩阵中每个存储单元都用一个二进制码给以编号，以便查询此单元。译码器可以将输入地址译为电平信号，以选中存储矩阵中的相应的单元。
存储器根据工作原理的不同可分为静态RAM和动态RAM两大类。
（1）静态RAM
静态RAM是在触发器的基础上附加控制线或门控制管构成的，它们是靠电路状态来存储数据。根据使用的器件不同，静态存储单元又分为MOS型和双极型两种。
（2）动态RAM
动态RAM是利用MOS管栅级电容能够存储电荷的原理制成的。电路结构比较简单，但由于栅极电容的容量很小，而漏电流不可能为零，所以电荷的存储时间有限。为了及时补充泄露掉的电荷以避免存储信号丢失，必须定时给栅极电容补充电荷。通常把这种操作叫做刷新或再生。因此，工作时必须辅以比较复杂的刷新电路。
二、重点
1.可编程逻辑器件PLD的基本结构与工作原理基于任何组合逻辑函数均可化为与或式,从而实现与门—或门两级电路实现，而任何时序电路又都是由组合电路加上存储元件（触发器）构成。
2.可编程逻辑器件PLD按编程部位分类、编程方法分类的基本概念及其特征。
3.多次可擦写的可编程逻辑器件PLD主要基于浮栅技术，这种编程方法是一只多晶硅浮栅浮于控制栅和衬底之间的半导体中。当控制栅上的电压加大时，产生很强的电场，足以使电子获得能量穿过半导体进入浮栅住留。这样MOS管因为浮栅上存储负电荷作用使开启电压改变，从而达到逻辑编程“0”和“1”的目的。
4.单片可编程逻辑器件容量总是有限的，所以在设计时，应考虑利用多片PLD，按一定方法连接以扩展其容量。
（1）字长扩展
字长又称为数据位数，对字长的扩展即是地址的位数保持不变，而对数据位增加。
（2）字扩展
字又称为地址位数，对字的扩展即是数据的位数保持不变，而对地址位增加。
在实际应用中，往往需要同时进行地址扩展和数据扩展，例如存储器总容量为16K X16bit，用2K X8bit芯片构成存储器时，必须同时进行地址扩展和数据扩展，用16片2K X8bit的芯片，依据一定的连接方式连接，便可得到总容量为16K X16bit=256Kbit的存储器。
5.可编程逻辑阵列PLA电路的分析方法：
（1）根据题意或者电路图，写出逻辑与-或表达式；
（2）若时序电路，则写出激励、驱动和输出方程；
（3）写出真值表或者状态图；
（4）根据真值表或者状态图分析其工作原理。
6.可编程阵列逻辑PAL和通用阵列逻辑GAL的基本组成和PAL的各种组态、GAL的输出宏单元各种组态及其特点。
7.高密度可编程逻辑器件HDPLD的基本组成和其工作原理。
8.现场可编程门阵列FPGA工作原理是靠门与门的连接实现任何复杂的逻辑电路，较适于多级逻辑设计。重点在于掌握工作原理及其特点。
9. 可编程逻辑器件设计实质上是设计专用集成电路ASIC，整个设计过程必须伴随着电子
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设计自动化（EDA ）软件平台。本教材第二篇指导读者利用Foundation 软件设计平台设计高密度PLD 器件，完成可编程逻辑器件的设计。
三、难点
1.可编程逻辑器件的不同分类方法及其各种基本概念。
2.PLA 电路的设计方法：
（1）根据题意写出真值表或者状态图； （2）选择触发器；
（3）写出驱动、激励和输出方程； （4）画出PLA 电路图。
3.现场可编程门阵列FPGA 中的可配置逻辑块CLB 不仅可以完成组合逻辑、时序逻辑电路的功能，而且还可以作为RAM 使用。当作为RAM 使用时，不仅可以配置成电平触发的16位双口或32位单口RAM ，而且还可以配置成边沿触发的16位双口或32位单口RAM 。
第二节 典型题解
例7-1 试用SD805 32×8bitPROM 构成容量为32×32bit 的PROM 。 解：此题为扩展存储器的数据位（字长），方法比较简单。在驱动器的负载能力允许之内，将每个存储器地址输入端对应连接，且允许输入端S 接在一起既可。采用四片SD805PROM 构成32×32bit 的PROM ，其电路连接图如图7-1所示，因为每片SD805输出8位，其中SD805-（1）输出0～7位（32位中的低8位），SD805-（4）输出24～31位（32位中的高8位）。
例7-2 试用SD805 32×8bit PROM 构成容量为512×8bit PROM 。 解：此题为扩大存储器的地址（字数），一个SD805 容量是32字×8位，可利用允许输入来扩展字数，即每片一个字组，通过外加译码器T1154来分别选中每一片，也就将该字组的32个字选中，这样SD805 本来只有五位地址输入，可选中32个字，现采用16片SD805
24 .……… 31 15 .……….23 输出32位数据 S A B C D E 地址输入
图7-1数据扩展(扩展成32×32bitPROM)连接图
与一片译码器T1154，经扩展成九位地址输入后，可选中512个字，其电路连接图如图7-2所示。九位地址码ABCDEFGHI中，I为最高位，A为最低位。当T1154译码器输入FGHI=0000时，Y0输出有效，选中SD805-（1），决定0～31字，当FGHI=1000时，选中SD805-（2），决定32～63字......，其余类推。当FDHI=1111时，选中SD805-（16），即决定479～511字。
12345678
F G H I S
地址输入
图7-2 扩大存储器地址连接图
例7-3 试用SD805 32×8bit PROM构成容量为128×2 bit PROM。
解：此题是增加地址（字数）、减少位数。可用一片SD805外加双4选1数据选择器T1153来实现。因为SD805容量为32字×8位，即有32×8=256个存储单元，正好满足128字×2位ROM的容量，电路连接图如图7-3所示。通过七位地址输入端ABCDEFG对128寻址，其中A 是最低位，G是最高位，字选地址表如表7-2所示。
例7-4 有两个两位二进制数, 它们都是正整数, 试用ROM实现对这两个数的乘法运算。
解：此例是利用ROM实现组合逻辑电路的设计问题。依照所要求的电路功能，可按两个2位二进制数的乘法运算列出真值表。在用ROM实现电路时，可用输入信号取值组成的代码作为地址代码构成地址译码器，其输出即是存储器的字线，译码器的结构用与阵列表示。对应于输入取值经乘法运算后所得的二进制数，作为一个字的信息存储在相应字线指示的存储单元中。每1位二进制数对应一条位线，各条位线的函数关系用或阵列表示，位线通过输出电路输出。依照题意，分别设这两个二进制数是A1A0和B1B0，设输出函数F，因为输出函数F是十进制数9，所以应该用四位二进制数表示输出函数F。列出电路真值表如表7-3所示，利用ROM实现的乘法器的与或阵列图如图7-4所示。
247
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例7-5 芯片CT4161功能和PROM 组成图7-5所示电路。要求： （1）分析CT4161功能，说明电路的计数长度。 （2）分析W 、X 、Y 、Z 的函数表达式。
（3）在CP 作用下，分析W 、X 、Y 、Z 端顺序输出的8421BCD 码的状态，并说明电路的功能。
解：（1） CT4161是同步16进制计数器，Q D 、Q C 、Q B 、Q A 状态由0000，0001到1111，
B 0B 0B 1B 1A 0A 0A 1A 1 或 阵 列
与 阵
列
F 0 F 1
F 2 F 3
图7-4 例7-4阵列图
位 图7-3 用SD805实现128×2位ROM
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图7-5 例7-5阵列逻辑图
再重复。
（2） W 、X 、Y 、Z 的函数表达式为： W = Σm （5，11，12，14）
X = Σm （2，4，7，8，10，13） Y = Σm （0，6，7，9，13，15）
Z = Σm （0，1，3，4，5，8，9，10，12，13，14，15）
（3）WXYZ 端顺序输出为3141592653589793的8421BCD 码。因此该电路是一个能产生16位的π函数发生器。
例7-6 用EPROM 设计一个字符发生器。 解：字符发生器是显示器中常用的逻辑部件。它将各种字母、数字及符号预先存储在ROM 中，只要给出适当地址码，就能将这些字符读出来，并驱动显示器显示这些字符。图7-6给出了用7×5字符发生器存储字符“E ”的原理。图中存储体有七行五列，构成7×5点阵。
根据字符的形状可在存储单元中存入1或0，然后顺序地给出地址码，就可以读出各行的内容，每读一行，原来存储“1”的地方出现光点，全部光点就组成一个字符。
例7-7 试设计产生图7-7所示四路周期信号的逻辑电路（采用ROM 设计电路）。
与 阵 列 W X Y
Z
A 2A 1A 0F 4 F 3
F 2
F 1 F 0
图7-6 7×5“E ”字符发生
器
250
解：由图7-7看出，要求产生的四路信号是周期为16的四组同步序列，如表7-4所示。 用一个模16同步加法计数器产生四位地址，计数器状态由状态0～15循环转换，每个状态便给出一组四位地址。随着计数器状态的循环转换，地址循环选通，从ROM 输出端就得到四组同步序列。为了使四组同步序列符合真值表7-4，必须依据序列要求给ROM 正确编程，为此，由表7-4得
Y 3 = W 1 + W 2 + W 5 + W 6 + W 9 + W 10 + W 13 + W 14 Y 2 = W 2 + W 3 + W 4 + W 5 + W 10 + W 11 + W 12 + W 13 Y 1 = W 4 + W 5 + W 6 + W 7 + W 8 + W 9 + W 10 + W 11 Y 0 = W 8 + W 9 + W 10 + W 11 + W 12 + W 13 + W 14 + W 15
上式很容易用二极管或多发射极晶体管构成的存储矩阵予以实现，所以用一片中规模四位二进制计数器和一个16字×4位ROM 就可以实现题意功能，逻辑框图如图7-8所示。
CP
Y 0 Y 1 Y 2 Y 3
图7-7 四路周期信号
251
例7-8 用PLA 设计一个四位自然二进制码——格雷码的转换电路。
解：四位自然二进制码与格雷码之间的转换关系如表7-5所示，这是一个多输出函数的问题。对表7-5中的真值表所示的函数进行简化，得到：
G 3 = B 3
G 2 = B 2B 3 + B 2 B 3 G 1 = B 1B 2 + B 1 B 2 G 0 = B 0B 1 + B 0 B 1
由上面逻辑函数表达式看出，它们包含七个“与”项，即B 3，B 2B 3，B 2B 3，B 1B 2，B 1B 2，B 0B 1，B 0B 1用PLA 实现上述函数时，其阵列图如图7-9所示。
例7-9 PLA 和D 触发器组成的同步时序电路如图7-10所示。要求： （1）写出电路的驱动方程、输出方程。
（2）分析电路功能，画出电路的状态转换图。 解：（1） 根据PLA 与—或阵列的输入/输出关系，可直接得到各触发器的激励方程及输出方程：
D 0 = Q 0 + Q 1Q 0 D 1 = Q 1Q 0 + Q 1Q 0 D 2 = Q 0 Q 2+ Q 2Q 0
Q CC = Q 0 Q 1Q 2+ Q 0 Q 1 Q 2
与 阵 列
G 3 G 2 G 1 G 0 B 3 B 3 B 2 B 2 B 1 B 1 B 0 B 0 或
阵 列
图7-9 例7-8PLA 阵列图
Y 3
Y 2 Y 1 Y 0
图7-8 例7-7逻辑框图
× × × × × × × × × × × × × × × × × × ×
× ×
图7-10 例7-9 PLA同步时序电路
（2）先设定电路的状态，根据触发器的激励方程和输出方程，可列出表7-6所示的电路状态转换表，并画出图7-11所示的电路状态转换图。
该电路是能够自启动的同步六进制计数器。
表7-6 例7-9 电路状态转换表
图7-11 例7-9电路状态转换
例7-10 试用PLA和D触发器设计一个时序逻辑电路，电路的状态转换图如图7-12所示。当输入控制变量C=0时，状态变化按顺时针方向，当C=1时，状态变化方向按逆时针方向。Q CC为电路的进位位。
（1）写出电路的驱动方程D0、D1、D2和输出方程Q CC。
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（2）画出相应的电路图。
解：（1）按同步可控计数器的设计方法，可得图7-13所示的Q n+1卡诺图。
Q 2n+1
Q 1n+1
Q 0n+1
图7-13 例7-10Q 2n+1、Q 1n+1、Q 0n+1、卡诺图
C=0 Q 2Q 1Q 0 图7-12 例7-10状态转换图 C /Q CC 图7-14 例7-10PLA 阵列图
Q 2Q 2Q 1Q 1Q 0Q 0
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按卡诺图合并规则，可得各触发器的驱动方程，即有 D 0 = Q 1Q 0 + CQ 2Q 1 + CQ 2Q 1
D 1 = CQ 2Q 0 + CQ 2Q 0 + CQ 2Q 0+ CQ 2Q 0 D 2 = Q 2Q 1 + CQ 1Q 0 + CQ 1Q 0 电路的输出方程Q CC 为
Q CC = CQ 2 Q 1Q 0 + CQ 2Q 1 Q 0
（2）用PLA 和D 触发器设计的电路图如图7-14所示。
例7-11 用PLA 和D 触发器设计8421BCD 码转换七段字形译码器。
解：七段字形如图7-15（a ）所示，七段笔划形状与数字的关系示于图7-15（b ），根据图7-15作真值表如表7-7所示。其中“1”为该亮的字段，“0”表示不该亮的字段。再按多输出函数的简化方法，先在每个卡诺图上按单输出函数进行简化，然后再在7个函数的卡诺图上找出公共项，见图7-16所示。
a = B 8 + B 4B 1 + B 2B 1 + B 4B 2B 1 + B 4B 2B 1
b = B 4B 1 + B 2B 1 + B 2B 1 + B 4B 1
c = B 2B 1 + B 2B 1 + B 4B 1 + B 4B 2B 1 + B 4B 2B 1
a f
b g
e c d
（a ） 图7-15 七段字形图与数字关系 a f b e c d b c a b g e d a
b g
c d
f b
g c a f b g
c d a f b g e c d a b c a f g e c d a f g c d （b ）
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d = B 4B 2 + B 4B 1 + B 4B 2B 1 + B 4B 2B 1 + B 8
e = B 4B 1 + B 4B 2B 1
f = B 8 + B 2B 1 + B 4B 2B 1 + B 4B 2B 1
g = B 8 + B 4B 2 + B 4B 2 + B 4B 2B 1 这些表达式中总共有九个与项，即 P 0 = B 8；P 1 = B 4B 1；P 2 = B 2B 1
3 = B 4B 2B 1；P
4 = B 4B 2B 1；P
5 = B 2B 1 P
6 = B 4B 1；P
7 = B 4B 2；P
8 = B 4B 2 由各个与项构成的函数为： a = P 0 +P 1 + P 2 + P 3 + P 4 b = P 1 + P 2 + P 5 + P 6
c = P 2 + P 3 + P 4 + P 5 + P 6
d = P 1 + P 3 + P 4 + P 7 + P 0
e = P 1 + P 4
f = P 0 +P 3 + P 4 + P 5
g = P 0 +P 4 + P 7 + P 8
图7-16 例7-10 a 、b 、c 、d 、e 、f 、g 卡诺图
e
f
g
P 0 P 1 P 2 P 3 P 4 P 5 P 6 P 7 P 8 与 阵 列
a b c d e f g B 8 B 8 B 4 B 4 B 2 B 2 B 1 B 1
或 阵 列
图7-17 例7-11阵列逻辑图
× × × ×
× × × × × ×
× × × ×
× × ×
× × × ×
× × ×
× × × × × ×
× × ×
× × × ×
× × ×
× × × × × ×
×
256
例7-12 用PAL 器件设计一个3位循环码
计数器，状态表如表7-8所示。RESET 复位信号
可使该计数器初始化为Q 3Q 2Q 1=000状态。OC 是 使能控制信号。
解：（1）选择PAL 器件：3位循环码计数器
有3个状态变量Q 3Q 2Q 1输出，根据题意该计数器只有一个输入复位信号RESET 。显然，可采用带
有寄存器输出的PAL16R4芯片进行设计。
PAL16R4引脚及引脚分配如图7-18（a ）所示。
（2）电路状态方程：由状态表可得状态方程 Q 3n+1 = RQ 3n
Q 1n
+ RQ 2n
Q 1n
Q 2n+1 = RQ 2n Q 1n + RQ 3n Q 1n
Q 1n+1 = RQ 3n Q 1n + RQ 2n Q 1n
（3） 按照图7-18（b ）对PAL16R4编程，即可实现该循环码计数器。本例中若用中、小规模通用器件设计，则至少要使用1片74175和2片7400，这里一片PAL16R4就代替了若干片SSI 、MSI 集成器件，显然是一种较理想的实施方案。
解：该电路包括6个基本逻辑门，它们是：或非门、或门、与非门、与门、异或门和同或门。逻辑方程是：
F 1 = A 1·B 1 F 2 = A 2 + B 2 F 3 = A 3 + B 3 F 4 = A 4·B 4 F 5 = A 5⊕B 5 F 6 = A 6⊙B 6
实现这些逻辑方程共需12个输入端和6个输出端，因此可将GAL16V8的6个逻辑宏单元OLMC 组态为专用组合输出结构，引脚13、14、15、16、17和18分别为输出端F 6、F 5、F 4、F 3、F 2和F 1；考虑到待实现的电路为12输入的组合函数，故除了用专门的输入端2、3、
CP RESET Q 1
Q 2
Q 3 OC
图7-18（a ） PAL16R4实现循环码
计数器的引脚分配图
图7-18（b）PAL16R4实现循环码计数器的阵列图
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图7-19（b）GAL16V8实现组合电路编程后的阵列图
258
259
4、5、6、7、8和9作为信号输入外，又将CP （引脚1）和OE （引脚11）作为两个信号输入端，同时还将剩余的两个OLMC （引脚12、19）组态为专用输入结构，恰好满足了待设计电路的输入端数量的要求，用GAL16V8实现编程后的阵列图如图7-19（b ）所示。
例7-14 图7-20是XC4000E 系列芯片中的 一个CLB ，它实现了16×2电平单口RAM ，试 分析其逻辑功能。 解：组合逻辑输入F 1～F 4和G 1～G 4作为 RAM 的地址线输入，可以通过地址的改变来选 中存储单元的信息，此时CLB 控制信号Din 、S/R 和H 1分别作为数据信号D 1、D 0和写使能信号WE ， F ′和G ′作为RAM 的数据输出。 当RAM 写数据时，写使能信号（WE ）为高 电平选通写译码器，使写译码器使能。地址F 1～F 4 通过地址译码选中16×1阵列中的某一单元。如当 F 1～F 4地址为0000时，并且WE 有效，数据D 0进 入16×1存储矩阵最上面的存储单元。当RAM 读
出数据时，写使能信号WE 为低电平，禁止数据写 入。地址信号直接到数据输出选择器选中所需单元 从F ′读出，形成16×1电平单口RAM ，同样
G 1～G 4对应G ′组成另一个16×1电平单口RAM 。
例7-15 试用XC4000E 系列芯片中的CLB 组成16×8的电平触发单口RAM 。
解：在例7-14中的一个CLB 可以形成16×2的电平触发单口RAM ，如要组成16×8的电平触发单口RAM 则需要4个CLB ，如图7-21所示。
G 1…G 4
C 1…C 4
4
F 1…F 4
4
4
4
4
WE
D 1 D 0
G
，
F
，
读地址
读地址
使能
写地址 译码器
使能
写地址 译码器
选择器
选择
器
数据进 16×1 存储矩阵
数据进 16×1 存储矩阵
图7-20 16×2电平触发单口RAM
B A B A B A B A B C
C 1 1 F 2 F 3 F 4 F 5 F 6 B 6 A 6 GAL16V8
图7-19（a ）GAL16V8实现例7-13组 合电路的引脚分配图
260
例7-16 试用5G2112 256×4bitRAM 构成容量为512×8bitRAM 。5G2112的逻辑示意图如图7-22所示。
解：5G2112是256×4bit 静态RAM ，由图7-22看出，5G2112是采用二元寻址和三态输出结构。片选信号CS 是低电平有效，当电路选通之后，若要写入，则令读/写控制端R/W=0，输入三态门打开，数据便写入存储器；与此同时，输出三态门被关闭，切断了输出与数据总线的联系。若要读出，则令R/W=1，输入三态门被关闭，而输出三态门被打开，因而存储数据被读出（注意：输入三态门是高电平选通，输出三态门是低电平选通）。
用四片5G2112RAM 构成512×8bitRAM 的电路连接示意图如图7-23所示。
先进行字长扩展，为此将片（1）与片（2）的地址A 0～A 7、片选CS 、读/写控制端R/W 对应并接起来，数据端I/O 分别接到数据总线的低四位D 1～D 4和高四位D 5～D 8，这样一来就扩展成256χ8bitRAM ；片（3）与片（4）也进行同样的处理。然后再将它们进行地址扩展，这里不必增加译码器，因为只增加一个地址变量A 8，所以用一个非门，将非门的输入端A 8和输出端A 8分别接到片（1）、（2）和片（3）、（4）的CS 端，并将R/W 端、A 0～A 7、数据端I/O 等对应连接，这样就得到512×8bitRAM 。
G 1…G 或者
F 1…F 4图7-21 16×8电平触发单口RAM
I/I/I/I/ 图7-22 5G2112逻辑示意图
261
例7-17 RAM6116功能分析和应用。
CMOS 静态RAM6116（2K ×8）芯片的逻辑符号如图 7-24所示。
试用6116芯片和CT4138组成8K ×8的RAM ，内存 单元的寻址范围为：8000～87FFH ，9800～9FFFH ，C000～
C7FFH ，C800～CFFFH 。画出包括和CPU 接线在内的8K ×8 的RAM 的接线图。
解：用2K ×8的RAM 组成8K ×8的RAM 时，需四 片芯片。
将16条地址线和内存单元地址排列成表7-9所示的 形式。由表7-9中内存单元地址和地址线的对应关系，可 将RAM6116的11根地址线A 10～A 0直接和CPU 的低11
位地址线A 10～A 0相连。其他的接线可参阅图7-25。图中CPU 的高5位地址线A 15～A 11和CT4138的选通输入和地址输入端相连。其中A 15接S 1端，A 13接S 3，S 2，A 14、A 12、A 11分别接A 2～A 0。CT4138的输出端Y 0、Y 1、Y 5、Y 6分别接四片RAM6116的CS 端。这样四片RAM6116的内存单元地址即为：8000～87FFH ，9800～9FFFH ，C000～C7FFH ，C800～CFFFH ，满足了题意的要求。
A 图7-23 512×8bitRAM 电路连接示意图 图7-24 RAM6116逻辑符号
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RAM6116芯片的OE 为输出允许端，在读出内存单元的内容时，OE 应加低电平，故应和CPU 的RD 端相接，RD 在读操作时发出低电平，能满足对6116RAM 读取数据的时序要求。
需注意：RAM 扩展时，除考虑容量（位扩展，字扩展或位、字同时扩展）和内存单元地址的分配方式（采用全译码方式或部分译码方式，后者可能出现地址重叠）以外，还必须考虑速度的配合，即CPU 和RAM 的存取速度要合适，这主要涉及CPU 和RAM 之间存取数据的时序问题，此例未作讨论。
例7-18 试分析图7-26所示的随机存取存储器（RAM ）电路。 （1）存储器的总容量和字长是多少？
（2）指出当R/W=1，地址码为16H 时，哪些RAM 芯片将数据送到数据线上。 （3）指出RAM0，RAM1，RAM2，RAM3的存储地址范围各是多少？
图7-25 RAM6116和CPU 连接图
数据
线 D D D D D D D D 0A A A A A A A A 图7-26 由RAM 芯片组成的存储器
哈工大数字电子技术基础习题册2010-答案6-7章
哈工大数字电子技术基础习题册2010-答案6-7章
第6章触发器 【6-1】已知由与非门构成的基本RS触发器的直接置“0”端和直接置“1”端的输入波形如图6.1所示，试画出触发器Q端和Q端的波形。 R d S d Q Q 图 6.1 解： 基本RS触发器Q端和Q端的波形可按真值表确定，要注意的是，当 d R和d S同时为“0”时，Q端和Q端都等于“1”。d R和d S同时撤消，即同时变为“1”时，Q端和Q端的状态不定。见图6.1（b）所示，图中Q端和Q端的最右侧的虚线表示状态不定。 R d S d Q Q 不定状态 图6.1（b）题6-1答案的波形图 【6-2】触发器电路如图6.2(a)所示，在图(b)中画出电路的输出端波形，设触发器初态为“0”。 Q d S d Q Q R (a) (b) 图6.2
解： 此题是由或非门构成的RS 触发器，工作原理与由与非门构成的基本RS 触发器一样，只不过此电路对输入触发信号是高电平有效。参照题6-1的求解方法，即可画出输出端的波形，见图6.2(c)。 d S d Q R 不定状态 图6.2(c) 【6-3】试画出图6.3所示的电路，在给定输入时钟作用下的输出波形，设触发器的初态为“0”。 “ CP Y Z CP 图 6.3 解： 见图6.3(b)所示，此电路可获得双相时钟。 Q Q CP Y Z 图6.3(b)
【6-4】分析图6.4所示电路，列出真值表，写出特性方程，说明其逻辑功能。 Q 图6.4 解： 1．真值表(CP =0时，保持；CP =1时，如下表） D n Q n Q n+1 0 0 0 0 1 0 1 0 1 1 1 1 2．特性方程Q n+1=D n 3．该电路为锁存器（时钟型D 触发器）。CP =0 时，不接收D 的数据；CP =1时，把数据锁存，但该电路有空翻。 【 6-5】试画出在图6.5所示输入波形的作用下，上升和下降边沿JK 触发器的输出波形。设触发器的初态为“0”。 CP J K
数字电子技术第七章习题答案
第七章D/A 和A/D 转换器 7.1填空 1、8位D/A转换器当输入数字量只有最高位为高电平时输出电压为5V,若只有最低位为高电平，则输出电压为40mV 。若输入为10001000，则输出电压为5.32V 。 2、A/D转换的一般步骤包括采样、保持、量化和编码。 3、已知被转换信号的上限频率为10kH Z，则A/D转换器的采样频率应高于 20kH Z。完成一次转换所用时间应小于50μs。 4、衡量A/D转换器性能的两个主要指标是精度和速度。 5、就逐次逼近型和双积分型两种A/D转换器而言，双积分型抗干扰能力强； 逐次逼近型转换速度快。 7.2 CP U O -0.625V -1.25V -1.875V -2.5V 7.3 2R 2R 2R 2R 2R R R R 2R Q0 Q1 Q2 Q33R R R U O &- + - + CP u i + - 四位二进制计数器Rd V A G 首先将二进制计数器清零，使U o=0。加上输入信号（U i>0)，比较器A输出高电平，打开与门G，计数器开始计数，U o增加。同时U i亦增加，若U i>U o，继续计数，反之停止计数。但只要U o未达到输入信号的峰值，就会增加，只有当U o=U imax 时，才会永远关闭门G，使之得以保持。 7.4 1、若被检测电压U I(max)=2V，要求能分辨的最小电压为0.1mV,则二进制计数器的容量应大于20000；需用15位二进制计数器 2、若时钟频率f CP=200kH Z，则采样时间T1=215×5μs=163.8ms 3、T RC 2V5V 1?=RC=409.5ms 7.5 1、完成一次转换需要36μs2、A/D转换器的输出为01001111 18
数字电子技术习题答案
习题答案 第一章数制和码制 1．数字信号和模拟信号各有什么特点? 答：模拟信号——量值的大小随时间变化是连续的。 数字信号——量值的大小随时间变化是离散的、突变的（存在一个最小数量单位△）。 2．在数字系统中为什么要采用二进制?它有何优点? 答：简单、状态数少，可以用二极管、三极管的开关状态来对应二进制的两个数。 3.二进制：0、1；四进制：0、1、2、3；八进制：0、1、2、3、4、 5、6、7；十六进制：0、1、2、3、4、5、6、7、8、9、A、B、C、 D、E、F。 4.(30.25)10=( 11110.01)2=( 1E.4)16。 (3AB6)16=( 0011101010110110)2=(35266)8。 (136.27)10=( 10001000.0100)2=( 88.4)16。 5.B E 6.ABCD 7.(432.B7)16=( 010*********. 10110111)2=(2062. 556)8。 8.二进制数的1和0代表一个事物的两种不同逻辑状态。 9.在二进制数的前面增加一位符号位。符号位为0表示正数；符号 位为1表示负数。这种表示法称为原码。 10.正数的反码与原码相同，负数的反码即为它的正数原码连同符 号位按位取反。 11.正数的补码与原码相同，负数的补码即为它的反码在最低位加 1形成。
12.在二进制数的前面增加一位符号位。符号位为0表示正数；符 号位为1表示负数。正数的反码、补码与原码相同，负数的反码即为它的正数原码连同符号位按位取反。负数的补码即为它的反码在最低位加1形成。补码再补是原码。 13.A:(+1011)2的反码、补码与原码均相同：01011；B: (-1101)2 的原码为11101，反码为10010，补码为10011. 14.A: (111011)2 的符号位为1，该数为负数，反码为100100， 补码为100101. B: (001010)2 的符号位为0，该数为正，故反码、补码与原码均相同：001010. 15.两个用补码表示的二进制数相加时，和的符号位是将两个加数 的符号位和来自最高有效数字位的进位相加，舍弃产生的进位得到的结果就是和的符号。 +3的补码000011，+15的补码001111，和为010010；+9的补码01001，-12 的补码10100，和11101. 16.（100001000）BCD=（108）D=（6C）H=（01101100）B。 17. A 18. A 19.常见的十进制代码有8421码， 2421码，5211码，余 3码，余3 循环码；前3种码从左到右每一位的1分别用码的权值表示；余 3码的权值为8、4、2、1；余3循环码相邻的两个代码之间仅有一位的状态不同。 20.计算机键盘上的按键是ASCII码。1000100 1011000 1011000 1011001.
测控电路(第5版)第七章习题及答案
第七章 信号细分与辨向电路 7-1 图7-33为一单稳辨向电路，输入信号A 、B 为相位差90?的方波信号，分析其辨向原理，并分别就A 导前B 90?、B 导前A 90?的情况，画出A '、U o1、U o2的波形。 图7-33 题7-1图 7-2 参照图7-6电阻链五倍频细分电路的原理，设计一电阻链二倍频细分电路。 7-3 若测得待细分的正余弦信号某时刻值为u 1=2.65V , u 2=-1.33V ，采用微机对信号进 行200细分，请判别其所属卦限，并求出对应的θ值和k 值。 7-4 在图7-14所示只读存储器256细分电路中，请计算第A000(十六进制)单元的存储 值。 图7-14 题7-4图 7-5 在图7-19a 所示鉴相电路中为什么要设置门槛，门槛电路是如何工作的？ G5U o1 U o2 A sin θA cos θ0 6 7 8 9 . . .
图7-19a 题7-5图 7-6 请说明图7-24中用sin A α+cos A αtg B β代替sin θd =sin(A α+B β)，用cos A α-sin A αtg B β 代替cos θd =cos(A α+B β)，为什么不会带来显著误差？ 图7-24 题7-6图 U d U X & & & & & U c U j U d D G1 U c U j D G2 D G3 D G4 D G5 F X F X U j ′ U d ′ R R C C cos θ sin θd N 1 N 2
7-7 请比较相位跟踪细分、幅值跟踪细分和脉冲调宽型幅值跟踪细分的优缺点。 7-8 图7-34为相位跟踪细分电路图，输入信号的表达式为()j m j t U u θω+=sin 式中m U 和ω分别为载波信号的振幅和角频率；j θ为调制相移角，j θ通常与被测位移x 成正比，W x j /2πθ=,W 为标尺节距。 （a ）简述系统的工作原理； （b ）若载波频率s /rad 10002?=πω，对系统进行1000次细分，频率0f 为多少？ （c ）若节距mm 2=W ，载波频率与细分数与（b ）相同，为保持动态测量精度，传感器移动的速度上限为多少？ （d ）若节距、载波和细分数与（b ）和（c ）一致，在静态测量时为避免失步，容许的传感器移动速度为多大？ （e ）若传感器初始值0=x 时，计数器的值为0，节距、载波频率与细分数与上面相同，当计数器的值为2048时传感器的值为多少？
数字电路(兰州文理学院)智慧树知到答案章节测试2023年
第一章测试 1.在电路中，当信号电压在3.5-5V范围内表示高电平。（） A:对 B:错 答案:A 2.在数字电路中，可以用0和1 组成的二进制数表示数量的大小，也可以用 0 和1 表示两种不同的逻辑状态（） A:错 B:对 答案:B 3.8421BCD码是无权码（） A:错 B:对 答案:A 4.ASCII码是目前国际上最通用的一种字符码，它是用7位二进制码表示256 个十进制数，英文大小写字母，控制符，运算符合特殊符号。（） A:错 B:对 答案:A 5.当二进制数为正数时，其补码，反码和原码相同（） A:对 B:错 答案:A 第二章测试 1.4个相邻的最小项之和将消去2个变量。（） A:对 B:错 答案:A 2.在利用卡诺图化简时，包围圈的方格数要尽可能多，包围圈的数目要可能少。 （） A:错 B:对 答案:B 3.在利用卡诺图化简时，相邻方格包括上下底相邻，左右边相邻和四角相邻。 （） A:错 B:对 答案:B
4.无关项的意义是它的值可以取0或1 （） A:错 B:对 答案:B 5.函数F=AB+BC，使F=1的输入ABC组合为( ) A:ABC=110 B:ABC=010 C:ABC=000 D:ABC=101 答案:A 第三章测试 1.普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。（） A:错 B:对 答案:B 2.两输入端四与非门器件74LS00与7400的逻辑功能完全相同。（） A:对 B:错 答案:A 3.TTL集电极开路门输出为１时由外接电源和电阻提供输出电流。（） A:对 B:错 答案:A 4.一般TTL门电路的输出端可以直接相连，实现线与。（） A:错 B:对 答案:A 5.CMOS OD门（漏极开路门）的输出端可以直接相连，实现线与。（） A:错 B:对 答案:B 6.TTL OC门（集电极开路门）的输出端可以直接相连，实现线与。（） A:错 B:对 答案:B 第四章测试 1.一个班级共有44位学生，现采用二进制编码器对每位学生进行编码，则编 码器输入至少有( )位二进制数才能满足要求。 A:5
数字电路第五版课后答案
第一章数字逻辑习题 1．1 数字电路与数字信号 图形代表的二进制数 1．1．4 一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例 MSB LSB 0 1 2 11 12 （ms） 解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期， T=10ms 频率为周期的倒数，f=1/T=1/=100HZ 占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10% 数制 将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于2−4（2）127 （4）解：（2）（127）D= 27 -1=（）B-1=（1111111）B=（177）O= （7F）H （4）（）D=B=O=H 二进制代码 将下列十进制数转换为 8421BCD 码： （1）43 （3）解：（43）D=（01000011）BCD 试用十六进制写书下列字符繁荣ASCⅡ码的表示：P28 （1）+ （2）@ （3）you (4)43 解：首先查出每个字符所对应的二进制表示的ASCⅡ码，然后将二进制码转换为十六进制数表示。 （1）“+”的ASCⅡ码为 0101011，则（00101011）B=（2B）H （2）@的ASCⅡ码为 1000000,(01000000)B=(40)H (3)you 的ASCⅡ码为本 1111001,1101111,1110101,对应的十六进制数分别为 79,6F,75 (4)43 的ASCⅡ码为 0110100,0110011,对应的十六紧张数分别为 34,33 逻辑函数及其表示方法 在图题 1. 中，已知输入信号 A，B`的波形，画出各门电路输出 L 的波形。 解: (a)为与非， (b)为同或非，即异或
数字电路课后题参考答案
习题参考答案 注：参考答案，并不是唯一答案或不一定是最好答案。仅供大家参考。 第一章习题 2. C B A D B A C B A F ??+??+??= 3. 设：逻辑变量A 、B 、C 、D 分别表示占有40%、30%、20%、10%股份的四个股东，各变量取值为1表示该股东投赞成票；F 表示表决结果，F =1表示表决通过。 F =AB +AC +BCD 4. 设：A 、B 开关接至上方为1，接至下方为0；F 灯亮为1，灯灭为0。 F =A ⊙B 5. 设：10kW 、15kW 、25kW 三台用电设备分别为A 、B 、C ，设15kW 和25kW 两台发电机组分别为Y 和Z ，且均用“0”表示不工作，用“1”表示工作。 C AB Z B A B A Y ?=?= 6.输入为余3码，用A 、B 、C 、D 表示，输出为8421BCD 码，用Y 0、Y 1、Y 2、Y 3表示。 D C A B A Y C B D C B D B Y D C Y D Y ??+?=?+??+?=⊕==3210 7. 设：红、绿、黄灯分别用A 、B 、C 表示，灯亮时为1，灯灭时为0；输出用F 表示，灯正常工作时为0，灯出现故障时为1。 C A B A C B A F ?+?+??= 8. D C B D A H D C B A D C B A D C B A D C B A G D C B A D C A B A F D C B A E ??+?=???+???+???+???=???+??+?=???= 第二章习题 1. 设：红、绿、黄灯分别用A 、B 、C 表示，灯亮时其值为1，灯灭时其值为0；输出报警信号用Y 表示，灯正常工作时其值为0，灯出现故障时其值为1。 AC AB C B A Y ??=
《数字电子技术基础》课后习题答案
《数字电子技术基础》课后习题答案
《数字电路与逻辑设计》作业 教材：《数字电子技术基础》 （高等教育出版社，第2版，2012年第7次印刷） 第一章： 自测题： 一、 1、小规模集成电路，中规模集成电路，大规模集成电路，超大规模集成电路 5、各位权系数之和，179 9、01100101，01100101，01100110； 11100101，10011010，10011011 二、 1、× 8、√ 10、× 三、 1、A 4、B
练习题： 1.3、解： (1) 十六进制转二进制： 4 5 C 0100 0101 1100 二进制转八进制：010 001 011 100 2 1 3 4 十六进制转十进制：(45C)16=4*162+5*161+12*160=(1116)10 所以：(45C)16=(10001011100)2=(2134)8=(1116)10 (2) 十六进制转二进制： 6 D E . C 8 0110 1101 1110 . 1100 1000 二进制转八进制：011 011 011 110 . 110 010 000 3 3 3 6 . 6 2 十六进制转十进制：(6DE.C8)16=6*162+13*161+14*160+13*16-1+8*16-2=(1 758.78125)10 所以：(6DE.C8)16=(011011011110. 11001000)2=(3336.62)8=(1758.78125)10
(3) 十六进制转二进制：8 F E . F D 1000 1111 1110. 1111 1101二进制转八进制：100 011 111 110 . 111 111 010 4 3 7 6 . 7 7 2 十六进制转十进制： (8FE.FD)16=8*162+15*161+14*160+15*16-1+13*1 6-2=(2302.98828125)10 所以：(8FE.FD)16=(100011111110.11111101)2=(437 6.772)8=(2302.98828125)10 (4) 十六进制转二进制：7 9 E . F D 0111 1001 1110 . 1111 1101二进制转八进制：011 110 011 110 . 111 111 010 3 6 3 6 . 7 7 2 十六进制转十进制： (79E.FD)16=7*162+9*161+14*160+15*16-1+13*16 -2=(1950. 98828125)10 所以：(8FE.FD)16=(011110011110.11111101)2=(3636.772)8=(1 950.98828125)10
《数字电子技术基础》课后习题答案
《数字电路与逻辑设计》作业 教材：《数字电子技术基础》 （高等教育出版社，第2版，2012年第7次印刷） 第一章： 自测题： 一、 1、小规模集成电路，中规模集成电路，大规模集成电路，超大规模集成电路 5、各位权系数之和，179 9、01100101，01100101，01100110； 11100101，10011010，10011011 二、 1、× 8、√ 10、× 三、 1、A 4、B 练习题： 1.3、解： (1) 十六进制转二进制： 4 5 C 0100 0101 1100 二进制转八进制：010 001 011 100 2 1 3 4 十六进制转十进制：(45C)16=4*162+5*161+12*160=(1116)10 所以：(45C)16=(10001011100)2=(2134)8=(1116)10 (2) 十六进制转二进制： 6 D E . C 8 0110 1101 1110 . 1100 1000 二进制转八进制：011 011 011 110 . 110 010 000 3 3 3 6 . 6 2 十六进制转十进制：(6DE.C8)16=6*162+13*161+14*160+13*16-1+8*16-2=(1758.78125)10 所以：(6DE.C8)16=(011011011110. 11001000)2=(3336.62)8=(1758.78125)10 (3) 十六进制转二进制：8 F E . F D 1000 1111 1110. 1111 1101
二进制转八进制：100 011 111 110 . 111 111 010 4 3 7 6 . 7 7 2 十六进制转十进制： (8FE.FD)16=8*162+15*161+14*160+15*16-1+13*16-2=(2302.98828125)10 所以：(8FE.FD)16=(100011111110.11111101)2=(437 6.772)8=(2302.98828125)10 (4) 十六进制转二进制：7 9 E . F D 0111 1001 1110 . 1111 1101二进制转八进制：011 110 011 110 . 111 111 010 3 6 3 6 . 7 7 2 十六进制转十进制： (79E.FD)16=7*162+9*161+14*160+15*16-1+13*16-2=(1950. 98828125)10 所以：(8FE.FD)16=(011110011110.11111101)2=(3636.772)8=(1950.98828125)10 1.5、解： (74)10 =(0111 0100)8421BCD=(1010 0111)余3BCD (45.36)10 =(0100 0101.0011 0110)8421BCD=(0111 1000.0110 1001 )余3BCD (136.45)10 =(0001 0011 0110.0100 0101)8421BCD=(0100 0110 1001.0111 1000 )余3BCD (374.51)10 =(0011 0111 0100.0101 0001)8421BCD=(0110 1010 0111.1000 0100)余3BCD 1.8、解 （1）(+35)=(0 100011)原= (0 100011)补 （2）(+56 )=(0 111000)原= (0 111000)补 （3）(-26)=(1 11010)原= (1 11101)补 （4）(-67)=(1 1000011)原= (1 1000110)补
数字电路习题及答案
·数字电路与系统-习题答案1 第1 章数字逻辑基础 1.1 什么是数字电路？与模拟电路相比，数字电路具有哪些特点？答：处理数字信号并 能完成数字运算的电路系统称为数字电路。特点：采用二进制，结构 简单易于集成；可用于数值计算和逻辑运算；抗干扰，精度高；便于长期存储和远程传输，保密性好，通用性强。 1.3 把下列二进制数转换成十进制数。 （1）(11000101)2 = (197)10 （2）(0.01001)2 = (0.28125)10 （3）(1010.001)2 = (10.125)10 1.4 把下列十进制数转换成二进制数。 （1）(12.0625)10 = (1100.0001)2 （2）(127.25)10 = (1111111.01)2 （3）(101)10 = (1100101)2 1.5 把二进制数(110101111.110)2分别转换成十进制数、八进制数和十六进制数。 答：(110101111.110)2 =(431.75)10 =(657.6)8 =(1AF.C)16 1.6 把八进制数(623.77)8分别转换成十进制数、十六进制数和二进制数。 答：(623.77)8 =(403.98)10 =(193.FC)16 =(110010011.111111)2 1.7 把十六进制数(2AC5.D)16分别转换成十进制数、八进制数和二进制数。 答：(2AC5.D)16 =(10949.81)10 =(25305.64)8 =(10101011000101.1101)2 1.8 把十进制数(43 2.13)10转换成五进制数。 答：(432.13)10 =(3212.0316)5 1.9 用8421BCD 码表示下列十进制数。 （1）(42.78)10 =(0100 0010.0111 1000)8421BCD （2）(103.65)10 =(0001 0000 0011.0110 0101)8421BCD （3）(9.04)10 =(1001.0000 0100)8421BCD
《数字电路-分析与设计》第七章习题及解答(部分2) 北京理工大学出版社
第七章 习题答案 7-11 1、米里型状态机 2、输出方程： 01Q XQ Z = 驱动方程： 011Q Q X D = 10Q X D = 状态方程： 01111Q Q X D Q n ==+ 1010Q X D Q n ==+ 3、状态转换表： 4、状态转换图： 5、时序图：已知：X=1011111001110 初始： 0001=Q Q 0/0 X Q 1n Q 0n Z CP
7-14 7-32 一、次态K 图，D 触发器： 1、根据状态转换表，有： 1212313Q XQ Q Q Q X Q n +=+ 121212231 2 Q XQ Q Q X Q Q X Q Q X Q n +++=+ 11 1 Q X Q n =+ 2、求驱动方程：对于D 就是状态方程： 121231 3 3Q XQ Q Q Q X Q D n +==+ 121212231 22Q XQ Q Q X Q Q X Q Q X Q D n +++==+ 11 1 1Q X Q D n ==+ 3、检查启动特性： Z Q Q Q n n n /11 12 13 +++
能够自启动。 二、次态K 图，JK 触发器： 1、求状态方程： 1212313Q XQ Q Q Q X Q n +=+ 121212231 2Q XQ Q Q X Q Q X Q Q X Q n +++=+ 11 1 Q X Q n =+ 与采用D 触发器一样。与JK 触发器的特性方程相比Q K Q J Q n +=+1 2、得JK 触发器的驱动方程： 1231231 3 Q Q Q X Q Q Q X Q n +=+ ∴ )(123Q Q X J ⊕= 13=K 132XQ Q X J += 1112Q X Q X Q X K ⊕=+= X J =1 11=K 3、检查启动特性： （与前相同，略） 7-38 设计一个二位多功能计数器： 1、列状态转换驱动表：
数字电子技术第七章作业及答案
第七章（脉冲波形的产生与整形）作业 1、简述单稳态触发器的功能特点，举例说明其应 用。由CMOS 门组成的微分型单稳态触发器如 图7-1所示。设电阻R =1k Ω，电容C =0.1μF ， 试计算该电路的暂稳态时间。 图7-1 微分型单稳态触发器 解：单稳态触发器只有一个稳定状态，一个暂稳态。在外加脉冲的作用下，单稳态触发器可以从一个稳定状态翻转到一个暂稳态。由于电路中RC 延时环节的作用，该暂态维持一段时间又回到原来的稳态，暂稳态维持的时间取决于RC 的参数值。 利用单稳态触发器的特性可以实现脉冲整形，脉冲定时等功能。 暂稳态时间为：ms RC tw 069.0101.01069.02ln 63=⨯⨯⨯==- 2、简述施密特触发器的功能特点，举例说明其 应用。图7-2所示的是施密特触发器74LS14 与其输入端电压V I 的波形，试画出输出电压 V O 的波形。 图7-2 施密特触发器 解：施密特触发器也有两个稳定状态，但与一般触发器不同的是，施密特触发器采用电位触发方式，其状态由输入信号电位维持；对于负向递减和正向递增两种不同变化方向的输入信号，施密特触发器有不同的阈值电压。 1. 波形变换 2. 脉冲波的整形 3. 脉冲鉴幅 4、构成多谐振荡器
3、用定时器555组成多谐振荡器，要求输出电压V O 的方波周期为1ms ，试选择电阻与电容的数值，并画出电路图。 解：周期T 计算如下： 121269.0C R R T ）（+= 取C 1=0.1μF ，R 2=5.1k Ω则有： Ω=⨯-⨯=⨯⨯-⨯⨯=-=--k R C T R 3.4102.101045.1101.5210 1.069.010269.034363 211 4、试分析如图7-3所示脉冲信号产生电路。 (1)说明该电路各部分的功能。 (2)画出A 、B 、C 和v O 各点波形。 (3)已知施密特触发器CT4014的V T+=1.6V ，V T -=0.8V 。求电路的输出脉宽t W 。 图7-3 脉冲信号产生电路
万里学院-数字电子技术基础-第七章习题及参考答案
第七章习题 一、选择题 1.集成D/A 转换器DAC0832含有 个寄存器。 A.1 B.2 C.3 D.4 2．一个无符号8位数字量输入的DAC ，其分辨率为 位。 A.1 B.3 C.4 D.8 3．一个无符号10位数字输入的DAC ，其输出电平的级数为 。 A.4 B.10 C.1024 D.210 4．一个无符号4位权电阻DAC ，最低位处的电阻为40K Ω，则最高位处电阻为 。 A.4K Ω B.5K Ω C.10K Ω D.20K Ω 5．4位倒T 型电阻网络DAC 的电阻网络的电阻取值有 种。 A.1 B.2 C.4 D.8 6．为使采样输出信号不失真地代表输入模拟信号，采样频率f s 和输入模拟信号的最高频率 f ax Im 的关系是 。 A. f s ≥f ax Im B. f s ≤f ax Im C. f s ≥2f ax Im D. f s ≤2f ax Im 7．将一个时间上连续变化的模拟量转换为时间上断续（离散）的模拟量的过程称为 。 A.采样 B.量化 C.保持 D.编码 8．用二进制码表示指定离散电平的过程称为 。 A.采样 B.量化 C.保持 D.编码 9．将幅值上、时间上离散的阶梯电平统一归并到最邻近的指定电平的过程称为 。 A.采样 B.量化 C.保持 D.编码 10．若某ADC 取量化单位△=81REF V ，并规定对于输入电压I u ，在0≤I u ＜8 1REF V 时，认为输入的模拟电压为0V ，输出的二进制数为000，则 85REF V ≤I u ＜86REF V 时，输出的二进制数为 。 A.001 B.101 C.110 D.111 11．以下四种转换器， 是A/D 转换器且转换速度最高。 A.并联比较型 B.逐次逼近型 C.双积分型 D.施密特触发器 二、判断题（正确打√，错误的打×） 1.D/A 转换器的建立时间是反映转换速度的一个参数。（ ）
数字电路第七章答案
数字电路第七章答案 第七章可编程逻辑器件 第一节基本内容 一、基本知识点 （一）可编程逻辑器件基本结构 可编程逻辑器件是70年代发展起来的新型逻辑器件，相继出现了只读存储器、可编程只读存储器、可编程逻辑阵列、可编程阵列逻辑、通用阵列逻辑和可擦写编程逻辑器件等多个品种，它们的组成和工作原理基本相似。的基本结构由与阵列和或阵列构成。与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而的“与或”结构对实现数字电路具有普遍意义。 在中，输入电路中为了适应各种输入情况，每一个输入信号都配有一缓冲电路，使其具有足够的驱动能力，同时产生原变量和反变量输出，为与门阵列提供互补信号输入。输出电路的输出方式有多种，可以由或阵列直接输出，构成组合方式输出，也可以通过寄存器输出，构成时序方式输出。输出既可以是低电平有效，也可以是高电平有效；既可以直接接外部电路，也可以反馈到输 入与阵列，由此可见的输出电路根据不同的可编程逻辑器件有所不同。 （二）可编程逻辑器件分类 1.按编程部位分类 有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型： （1）与阵列固定，或阵列可编程 （2）与或阵列均可编程 （3）与阵列可编程，或阵列固定
归纳上述的结构特点，列于表7-1。 表7-1 各种的结构特点 2.按编程方式分类 （1）掩膜编程 （2）熔丝与反熔丝编程 （3）紫外线擦除、电可编程 （4）电擦除、电可编程 （5）在系统编程（） （三）高密度可编程逻辑器件 通常衡量可编程逻辑器件芯片的密度是以芯片能容纳等效逻辑门的数量，一般是以2000为界限，即芯片容纳等效逻辑门小于2000门，称它为低密度可编程逻辑器件或简单的可编程逻辑器件（），若大于2000等效逻辑门，称为高密度可编程逻辑器件（）。在前面按编程部位分类可编程逻辑器件中提及的通用阵列逻辑（）的等效逻辑门一般不超过2000门，习惯上称其为低密度可编程逻辑器件。 通用阵列逻辑是在基础上发展起来的一种具有较高可靠性和灵活性的新型可编程逻辑器件，它采用E2工艺和灵活的输出结构，能将数片中小规模集成电路集成在芯片内部，并具有电擦写反复编程的特性。在基本阵列结构上仍是与阵列可编程，或阵列固定的结构。在输出结构配置了8个可以任意组态的输出逻辑宏单元（），适当地为输出逻辑宏单元进行编程组态，就可以在功能上代替编程阵列逻辑。 输出逻辑宏单元由或门、异或门、D触发器、多路选择器、时钟控制、使能控制和编程元件等组成。 高密度可编程逻辑器件（）从芯片密度上有了很大的改进，单片芯片内可以集成成千上万个等效逻辑门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能。器件在结构 上仍延续的结构原理，因而还是电擦写、电编程的器件。 （四）现场可编程逻辑器件 可编程逻辑器件基本组成是与阵列、或阵列和输出电路。对这些
数字电路实验报告第七章触发器
数字电路与逻辑设计基础实验 任课教师：陈志坚 实验名称：触发器（实验七） 云南大学信息学院 一、实验目的 ⑴学习触发器逻辑功能的测试方法 ⑵进一步熟悉RS触发器、集成D触发器和JK触发器的逻辑功能及其触发方式二、实验器材 ⑴直流稳压电源、数字逻辑实验箱 ⑵74LS00、74LS74、74LS76 三、实验内容和仿真
1．基本RS触发器 基本RS触发器用与非门74LS00构成，按图7-1接好线。在输入端加上不同的信号，通过发光二极管观察电路输出端的状态。把结果填入自制的表中。 图7-1 基本RS触发器图7-2 D触发器的预置和清零功能 用带预置和清除的双D型触发器74LS74来测试上升沿触发集成D型触发器的逻辑功能。先按图7-2接线，在时钟脉冲的不同电平状态，改变预置端PRE 和清除端CLR的信号，通过发光二极管观察触发器的输出状态。把结果填入自制的表中。然后，按图7-3接线，测试D触发器的逻辑功能。 在D触发器的逻辑功能测试中，先将数据输入端D分别置入“0”或“1”，再用清零端CLR和预置端PRE分别将触发器的输出端清除为“0”或置位为“1”，最后再用单脉冲按钮向触发器的时钟输入端CLK发出脉冲的上升边沿和下降边沿，同时观察电路输出端Q的输出状态，把结果填入表7-1中。 注意：清零和置位之后，清除端CLK和预置端PRE必须置成“1”状态。 图7-3 D触发器逻辑功能测试7-4 JK触发器清除和预置功能的测试
D触发器仿真（1） D触发器仿真（2
1 3．JK触发器 用带预置和清除的双JK触发器74LS76来测试下降沿触发集成JK触发器的逻辑功能。先按图7-4接线，改变预置端PRE和清除端CLR的信号，通过发光二极管观察触发器Q输出端的输出状态。把结果填入自制的表中。然后，按图7-5接线，测试JK触发器的逻辑功能。 图7-5 JK触发器逻辑功能测试
数字电路基础问答题总结
数字电路基础问答题总结 第一篇：数字电路基础问答题总结 数字电路基础问答题总结 1.什么是同步逻辑和异步逻辑？同步电路和异步电路的区别是什么？ 同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。 同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如D触发器，当上升延到来时，寄存器把D端的电平传到Q输出端。 异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。 在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。 2.什么是“线与”逻辑，要实现它，在硬件特性上有什么具体要求？ 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用OC门来实现（漏极或者集电极开路），由于不用OC门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻） 3.什么是竞争与冒险现象？怎样判断？如何消除？
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 4.你知道哪些常用逻辑电平？TTL与COMS电平可以直接互连吗？ 常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V 的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 5.如何解决亚稳态 亚稳态：是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 解决方法： 1)降低系统时钟 2)用反应更快的FF 3)引入同步机制，防止亚稳态传播 4)改善时钟质量，用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大。 6.IC设计中同步复位与异步复位的区别 同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。 7.MOORE 与 MEELEY状态机的特征 Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。
数字电路与数字电子技术 课后答案第七章
第七章 时序逻辑电路 1。电路如图P7.1所示，列出状态转换表，画出状态转换图和波形图，分析电路功能。 图P7.1 解: （1)写出各级的W.Z 。 D 1=21Q Q ，D 2=Q 1，Z=Q 2CP （ 2 ) 列分析表 ( 3 ） 状态转换表 （4)状态转换图和波形图. 图7。A1 本电路是同步模3计数器。 2. 已知电路状态转换表如表P7.1所示，输入信号波形如图P7.2所示.若电路的初始状态为Q2Q1 = 00，试画出Q2Q1的波形图（设触发器的下降沿触发)。 Q 2 Q 1 D 2 D 1 Q 2n+1 Q 1n+1 Z 0 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1 0 1 Q 2 Q 1 Q 2n+1 Q 1n+1 Z 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1 CP 表P7.1 X Q 2 Q 1 0 1 00 01 10 11 01/1 10/0 10/0 01/1 11/1 10/0 11/0 00/1 Q 2n+1 Q 1n+1/Z CP X Q 1 0 Q 2 0 Z 图P7.2 CP Q 1 0 Q 1 0 Z ( b ) Q 2 Q 1 /Z ( a ) 01/0 11/1 10/1 00/0
解:由状态转换表作出波形图 3. 试分析图P7.3所示电路，作出状态转换表及状态转换图，并作出输入信号为0110111110相应的输出波形（设起始状态Q 2Q 1 = 00 ）。 （ a ) （ b ） 解：（1）写W 。Z 列分析表 J 1 = XQ 2 J 2 = X Z =12Q Q X K 1 = X K 2 =1Q X ( 2 ） 作出状态转换表及状态转换图 X Q 2 Q 1 0 1 00 01 10 11 00/1 00/1 00/1 00/1 10/1 11/1 01/1 11/0 Q 2n+1 Q 1n+1/Z X Q 2 Q 1 J 2 K 2 J 1 K 1 Q 2n+1 Q 1n+1 Z 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 1 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 0 1 0 1 1 0 CP X 图P7.3 CP X Q 1 0 Q 1 0 Z 图P7.A2 0 /1 0 /1 0 /1 1/1 1/1 0/1 1/0 1/1 图P7.A3 ( a ) 01 11 10 00