定点原码一位乘法器的设计 (2)

沈阳航空工业学院

课程设计报告

课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位乘法器的设计

院（系）：计算机学院

专业：计算机科学与技术

班级：4401102

学号：200403011065

姓名：赵明

指导教师：李平

完成日期：2006年12月31日

目录

第1章总体设计方案 (1)

1.1设计原理................................................................................................ .1 1.2 设计思路 (3)

1.3 设计环境 (3)

第2章详细设计方案................................................................................... . 4 2.1 顶层原理的设计与实现. (4)

2.1.1创建顶层图形设计文件 (4)

2.1.2器件的选择与引脚锁定 6 2.1.3编译、综合、适配 (6)

2.2 功能模块的设计与实现 (7)

2.2.1移位电路模块的设计与实现 (7)

2.2.2 二选一选择器模块的设计与实现 (8)

2.2.3移位寄存器模块的设计与实现 (8)

2.2.4控制电路模块的设计与实现 (9)

2.3 仿真调试 (10)

第3章编程下载与硬件测试 (12)

3.1 编程下载 (12)

3.2 硬件测试及结果分析 (12)

参考文献 (13)

附录（电路原理图） (14)

第1章总体设计方案

1.1 设计原理

在定点计算机中，两个原码表示的数相乘的运算规则是：乘积的符号位由两数的符号按异或运算得到，而乘积的数值部分则是两个数相乘之积。设n位被乘数和乘数用定点小数表示(定点整数也同样适用)

被乘数[x]原 = x f .x0 x1 x2 … x n

乘数[y]原 = y f .y0 y1 y2 … y n

= ( x f⊕y f ) . (0. x0 x1 x2 …x n)(0 . y1 y2 …y n)

则乘积[ z ]

原

式中，x f为被乘数符号，y f为乘数符号。

乘积符号的运算法则是：同号相乘为正，异号相乘为负。由于被乘数和乘数和符号组合只有四种情况(x f y f = 00，01，10，11),因此积的符号可按“异或”(按位加)运算得到。

数值部分的运算方法与普通的十进制小数乘法相类似，不过对于用二进制表达的数来说，其乘法规则更为简单一些：从乘法y的最低位开始，若这一位为“1”，则将被乘数x写下；若这一位为“0”，则写下全0。然后再对乘数y的高一位进行的乘法运算，其规则同上，不过这一位乘数的权与最低位

乘数的权不一样，因此被乘数x要左移一位。依次类推，直到乘数各位乘完为止，最后将它们统统加起来，便得到最后乘积z 。

图1.1 定点原码一位乘原理框图

定点原码一位乘法器顶层模块如图所示，x[7：0]为被乘数输入端、y[7:0]为乘数输入端，XA,YA为符号位输入端，CLK为脉冲输入端，LOAD为打入端,CLR 为清零端,OUT[16:0],为结果输出端.

1.2 设计思路

定点原码一位乘法器可以用加法器,被乘数寄存器,乘数寄存器,部分积寄存器,计数器,二路选择器,移位电路和门电路构成。其中乘数寄存器,计数器，二路选择器，移位电路，结果寄存器采用verilog设计输入方式，加法器，部分积寄存器采用原理图设计输入方式。

采用硬件描述语言进行电路设计并实现给定的功能，设计的verilog程序经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。

1.3 设计环境

·硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机；

·EDA环境：Xilinx Foundation EDA设计软件。

第2章详细设计方案

2.1 顶层原理的设计与实现

顶层方案图实现定点原码一位乘法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。

2.1.1创建下层图形设计文件

顶层图形文件主要由一个加法器，一个移位电路，一个计数器，两个寄存器一个移位寄存器组装而成的一个完整的设计实体。可利用Xilinx Foundation ECS 模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。

图2.1 下层图形文件结构

2.1.2器件的选择与引脚锁定

（1）器件的选择

由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xlinx XCV200可编程逻辑芯片。

（2）引脚锁定

把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。

表2.1 信号和芯片引脚对应关系

2.1.3编译、综合、适配

利用Xilinx Foundation编译器对顶层图形文件进行编译、综合、优化、逻辑分割、适配和布线，生成可供时序仿真的文件和器件下载编程文件。

2.2 功能模块的设计与实现

定点原码一位乘法器是以一个加法器，一个移位电路，一个计数器，两个寄存器一个移位寄存器模块为基础而实现的，设计时这模块用verilog设计输入方式实现。

2.2.1移位电路模块的设计与实现

移位电路形成的verilog程序用ORM2.VHD表示，其设计过程如下。

（1）创建verilog源文件

module GDF (D,CLR, F, FA, CI) ;

input [7:0] D ;

input CLR;

input F ;

output [7:0] FA ;

reg [7:0] FA ;

output CI ;

reg CI ;

// add your declarations here

// add your code here

always @ (CLR)

begin

if(CLR)

begin

FA<=0;

CI<=0;

end

else

begin

FA[7]<=F;

FA[6]<=D[7];

FA[5]<=D[6];

FA[4]<=D[5];

FA[3]<=D[4];

FA[2]<=D[3];

FA[1]<=D[2];

FA[0]<=D[1];

CI<=D[0];

end

end

endmodule

（2）创建元件图形符号

可用Xilinx Foundation编译器的模块实现。

（3）功能仿真

对创建的移位电路进行功能仿真，验证其功能的正确性。

2.2.2 二选一选择器模块的设计与实现

二路选择器形成的verilog程序其设计过程如下。

（1）创建verilog源文件

module XUAN2 (B, SO, QOUT) ;

input [7:0] B ;

input SO ;

output [7:0] QOUT ;

reg [7:0] QOUT ;

// add your declarations here

// add your code here

always@(SO )

begin

if(SO) QOUT<=B;

else QOUT<=0;

end

endmodule

（2）创建元件图形符号

可用Xilinx Foundation编译器的模块实现。

（3）功能仿真

对创建的二路选择器进行功能仿真，验证其功能的正确性。

2.2.3 移位寄存器模块的设计与实现

移位寄存器形成的verilog程序其设计过程如下

（1）创建verilog源文件

module CHENG (LOAD, SIN, DIN, CLK, CLR, Q, KIN) ;

input LOAD ;

input SIN ;

input [7:0] DIN ;

input CLK ;

input CLR ;

output [7:0] Q ;

reg [7:0] Q ;

output KIN ;

reg KIN ;

// add your declarations here

// add your code here

always@(posedge CLK or posedge CLR)

begin

if(CLR) Q <=0;

else if(LOAD) Q<=DIN;

else

begin

KIN<=Q[0];

Q <= Q>>1;

Q[7]<=SIN;

end

end

endmodule

（2）创建元件图形符号

可用Xilinx Foundation编译器的模块实现

（3）功能仿真

对创建的移位寄存器进行功能仿真，验证其功能的正确性。

2.2.4控制模块的设计与实现

所有模块脉冲汇总接CLK

被乘数由X[7：0]控制输入

乘数由Y[7：0]控制输入

双符号位由XA，YA控制输入

2.3 仿真调试

仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。

1）建立仿真波形文件及仿真信号选择

功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数

被乘数X[7：0] ：1111 1111 （FFH）

乘数Y[7：0]：1111 1111（FFH）

符号位XA：0

符号位YA：0

CLK：11个上升沿

CLR：先高后低

2）功能仿真结果与分析（如下图）结果OUT[15：0]：FE01H

沈阳航空工业学院课程设计报告第3章编程下载与硬件测试第3章编程下载与硬件测试

3.1 编程下载

利用Xilinx ISE的编程下载功能，将得到的*.bin文件下载到XCV200实验板的XCV200可编程逻辑芯片中。

下载如下图所示：

3.2 硬件测试及结果分析

X[7：0]=1111 1111（FFH）

Y[7：0]=1111 1111（FFH）

QOUT=1111 1110 0000 0001（FE01H）

参考文献

[1] 林灶生，刘绍汗。V erilog FPGA 芯片设计。北京航空航天大学出版社，2006，7，1。

[2] K。科夫曼（美）著沈树群张艳吴京松译。基于Verilog语言的实用FPGA 设计科学出版社

[3]王爱英。计算机组成与结构（第3版）清华大学出版社

[4]侯伯享顾新。VHDL硬件描述语言与数字逻辑电路设计。西安电子科技大学出版社

[5]刘明业蒋敬旗刁岚松等译。硬件描述语言VERILOG（第四版）。清华大学出版社

[6]许振林等译。VERILOG HDL 硬件描述语言。机械工业出版社

[7] 夏宇闻著。VERILOG数字系统设计教程。北京航空航天大学出版社，2006，7，1。

附录（电路原理图）

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