差分对布线_Cadence
Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001
Author :SOFER
Create Date :2005-5-30
Rev :1.00
Allegro 15.x差分线布线规则设置
文档内容介绍：
1.文档背景 (3)
2.Differential Pair信号介绍 (3)
3.如何在Allegro中定义Differential Pair属性 (4)
4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8)
5.怎样设定Differential Pair对与对之间的间距 (11)
1.文档背景
a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线
大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。
b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都
一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。
c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然
Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。
2.Differential Pair信号介绍
差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。
差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：
a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。
c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。
……
由于篇幅问题，这里对差分信号不做深入介绍了。
3. 如何在Allegro 中定义Differential Pair 属性
设定一对Net 为Differential Pair 的方式有两个： 方法一：. 菜单 Logic>Differential
Pair…
已设定好的 Differential Pair 的名字和Net
板子上的所有Net 名称
1.输入Differential Pair 名字
方法二： Constraint Manager
点击板子名称右
击鼠标出现菜单
选择Create。。。
输入名字
选择两个Net
图示及参数设置
Neck gap
最后需要Assign 分配，给设定differential pair属性的的网络具体遵循哪个设定值，
前面定义的值
把定义指定给具体设定
的differential pair
4.怎样设定Differential Pair在不同层面控制不同线宽与间距
由于需要控制差分阻抗, 表层为微带线,内层为带状线,这样如果表里层使用相同线宽线距这样就比较难控制阻抗一致,因此就带来了不同层面走不同线宽和间距的差分线,如表层走线宽6间距6, 内层线宽5间距8.
由于15版Allegro在DiffPair参数设置里不能设置不同层面的线宽线距,见下面图片:
所以我们需要使用其它方法来实现以上问题.具体见下面步骤.
步骤:
1.按照上面的方法,把需要定义差分线的net一对对地定义好.
2.使用Edit-Properties给需要定义的差分线指定Net_Physical_Type
Net_Physical_Type:名字可以随便取.
3.在Setup-Constraints的Physical rule set中添加一个Constraint Set Name,见下图:
4.选择不同Subclass设置不同的Min line width(差分线线宽)和Diff Pair primary gap(差
分对之间的间距).
5.重复步骤4把所有层面的线宽、间距都设好.
6.在Physical的Assignment Table中给Physical Property指派好Physical Constraint Set
值,见下图:
7.完成,见下图效果:
当通过Via换层是自动变化线宽和间距.
5.怎样设定Differential Pair对与对之间的间距
这个设定续上面设置,如果用户还需要设差分对与对之间的间距,那应该怎么办呢?
见下图:
这个和普通线间距设置方法是一样的，这里不详细介绍了，大致步骤：
1.使用Edit-Property给差分信号定义：Net_Spacing_Type
2.Setup–Constraint 设置Spacing rules set的Set value…值
3.Setup-Constraint设置Spacing rules set的Assignment table…
4.完成
――[全文完]――
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allegro布线的注意事项
A. 创建网络表 1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。 2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。保证网络表的正确性和完整性。 3. 确定器件的封装（PCB FOOTPRINT）． 4. 创建PCB板 根据单板结构图或对应的标准板框, 创建PCB设计文件； 注意正确选定单板坐标原点的位置，原点的设置原则： A. 单板左边和下边的延长线交汇点。 B. 单板左下角的第一个焊盘。 板框四周倒圆角，倒角半径3.5mm。特殊情况参考结构设计要求。 B. 布局 1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。按工艺设计规范的要求进行尺寸标注。 2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。根据某些元件的特殊要求，设置禁止布线区。 3. 综合考虑PCB性能和加工的效率选择加工流程。 加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。 4. 布局操作的基本原则 A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局． B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件． C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分． D. 相同结构电路部分，尽可能采用“对称式”标准布局； E. 按照均匀分布、重心平衡、版面美观的标准优化布局； F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。 G. 如有特殊布局要求，应双方沟通后确定。 5. 同类型插装元器件在X或Y方向上应朝一个方向放置。同一种类型的有极性分立元件也要力争在X或Y 方向上保持一致，便于生产和检验。 6. 发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件。 7. 元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间。 8. 需用波峰焊工艺生产的单板，其紧固件安装孔和定位孔都应为非金属化孔。当安装孔需要接地时, 应采用分布接地小孔的方式与地平面连接。 9. BGA与相邻元件的距离>5mm。其它贴片元件相互间的距离>0.7mm；贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm；有压接件的PCB，压接的接插件周围5mm内不能有插装元、器件，在焊接面其周围5mm内也不能有贴装元、器件。
采用折叠式结构的两级全差分运算放大器的设计
目录 1. 设计指标 (1) 2. 运算放大器主体结构的选择 (1) 3. 共模反馈电路（CMFB）的选择 (1) 4. 运算放大器设计策略 (2) 5. 手工设计过程 (2) 5.1 运算放大器参数的确定 (2) 5.1.1 补偿电容Cc和调零电阻的确定 (2) 5.1.2 确定输入级尾电流I0的大小和M0的宽长比 (3) 5.1.3 确定M1和M2的宽长比 (3) 5.1.4确定M5、M6的宽长比 (3) 5.1.5 确定M7、M8、M9和M10宽长比 (3) 5.1.6 确定M3和M4宽长比 (3) 5.1.7 确定M11、M12、M13和M14的宽长比 (4) 5.1.8 确定偏置电压 (4) 5.2 CMFB参数的确定 (4) 6. HSPICE仿真 (5) 6.1 直流参数仿真 (5) 6.1.1共模输入电压范围（ICMR） (5) 6.1.2 输出电压范围测试 (6) 6.2 交流参数仿真 (6) 6.2.1 开环增益、增益带宽积、相位裕度、增益裕度的仿真 (6) 6.2.2 共模抑制比（CMRR）的仿真 (7) 6.2.3电源抑制比（PSRR）的仿真 (8) 6.2.4输出阻抗仿真 (9) 6.3瞬态参数仿真 (10) 6.3.1 转换速率（SR） (10) 6.3.2 输入正弦信号的仿真 (11) 7. 设计总结 (11) 附录（整体电路的网表文件） (12)
采用折叠式结构的两级全差分运算放大器的设计 1. 设计指标 5000/ 2.5 2.551010/21~22v DD SS L out dias A V V V V V V GB MHz C pF SR V s V V ICMR V P mW μ>==?== >=±=?≤的范围 2. 运算放大器主体结构的选择 图1 折叠式共源共栅两级运算放大器 运算放大器有很多种结构，按照不同的标准有不同的分类。从电路结构来看, 有套筒 式共源共栅、折叠式共源共栅、增益提高式和一般的两级运算放大器等。本设计采用的是如图1所示的折叠式共源共栅两级运算放大器，采用折叠式结构可以获得很高的共模输入电压范围，与套筒式的结构相比，可以获得更大的输出电压摆幅。 由于折叠式共源共栅放大器输出电压增益没有套筒式结构电压增益那么高，因此为了得到更高的增益，本设计采用了两级运放结构，第一级由M0-M10构成折叠式共源共栅结构，第二级由M11-M14构成共源级结构，既可以提高电压的增益，又可以获得比第一级更高的输出电压摆幅。 为了保证运放在闭环状态下能稳定的工作，本设计通过米勒补偿电容Cc 和调零电阻Rz 对运放进行补偿，提高相位裕量！ 另外，本文设计的是全差分运算放大器，与单端输出的运算放大器相比较，可以获得更高的共模抑制比，避免镜像极点及输出电压摆幅。 3. 共模反馈电路（CMFB ）的选择 由于采用的是高增益的全差分结构，输出共模电平对器件的特性和失配相当敏感，而且不能通过差动反馈来达到稳定，因此，必须增加共模反馈电路（CMFB ）来检测两个输出端
Allegro差分线走线规则
SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置 Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev : 1.00
Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)
1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的 事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规 则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关 键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值 来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎 是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可 以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场 可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端 信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差， 同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。
智能楼宇之综合布线常见问题及测试方法
智能楼宇之综合布线常见问题及测试方法 综合布线系统PDS(PremiseaDistributionSystem)在现代建筑中被广泛应用，是在计算机技术和通信技术发展的基础上进一步适应社会信息化和经济全球化的需求，是办公自动化、商业网络化、营销电子化进一步发展的结果，是建筑技术与信息技术相结合的产物。华迪教育认为，综合布线系统常被划分为“一间、二区、三系统”。即设备间、工作区、管理区、水平布线子系统、干线子系统和建筑群干线子系统。附图为综合布线系统示意图。 综合布线技术在国内已为广大IT业界人士所接受，在实际的布线施工、测试验收过程中，由于各布线工程集成商的工程组织能力、工程实施能力和工程管理能力的差异，综合布线工程质量各不相同。1997年下半年邮电部通信产品质监中心对综合布线工程进行验收测试，有一半的工程存在质量问题，综合布线市场中存在许多急待解决的问题。 电缆认证测试的标准 现今所有的网络都定义了支持五类双绞线，用户需要确定所用电缆系统是否满足五类双绞线的规范，为了满足用户需求，EIA(美国电子工业协会)制定了EIA586和TSB一67标准，它用于已安装好的双绞线连接网络，提供一个“认证”双绞线是否达到五类线要求的标准。TIA568标准定义了UTP(非屏蔽双绞线)布线中的电缆与连接硬件的规范，没有对现场安装的五类双绞线(UTP5或STP5)做出规定；TSB一67标准包含了验证TIA568标准定义的所有规范，对UTP链路测试作了进一步的规范，它是TIA568A标准的一个附本，适用于现场安装的五类双绞线的认证标准。 TSB一67测试的主要内容：①接线图(Wire Map)：确认链路线缆的线对正确性，防止产生串扰。②链路长度：对每一条链路长度记录在管理系统中，长度超过指标，则信号损耗较大。③衰减：它与线缆长度和传输信号的频率有关。随着长度增加，信号衰减也随之增加，衰减随频率变化而变化，所以应测量应用范围内全部频率的衰减。④近端串扰：是测量一条UTP链路中从一对线到另一对线的信号耦合，是对线缆性能评估的最主要的指标，是传送与接收同时进行时产生干扰的信号。⑤直流环路电阻它是一对电线电阻之和，IS011801规定不得大于19．2Ω。 ⑥特性阻抗：包括电阻及频率1～100MHz间的感抗和容抗，它与一对电线之间的距离及绝缘体的电气特性有关。 电缆测试一般可分为两个部分电缆的验证测试和电缆的认证测试。电缆的验证测试是测试电缆的基本安装情况，电缆的断路、短路、长度以及双绞线的接头连接是否正确等一般测试。验证测试并不测试电缆的电气指标。认证测试，是指电缆除了正确的连接以外，还要满足有关的标准，即安装好电缆的电气参数是否达到有关规定所要求的指标。它包括了验证测试的全部内容及标准测试电缆的指标如
orcad使用中常见问题
1、什么时FANOUT布线？ FANOUT布线：延伸焊盘式布线。 为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。 2、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy 后可进入子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT） 阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。 3、只是想把板框不带任何一层,单独输出gerber文件.该咋整? 发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定为 notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件 4、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？ 建议重新设置层级、重新设置属性后就可以了 5、层次原理图是什么概念呢？ 阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不仅可以使设计版图简洁，而且便于其他设计引用 6、有关ORCAD产生DEVICE的问题 用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。 怎么样才能避免这个问题呢？在ORCAD里面如何显示元件的全部PIN呢？ 原理图的脚和封装的脚有关系吗？做封装当然不能看原理图做了。找DATASHEET 建封装库吧 7、在ORCAD V9.23中如何更改PIN的“NAME”、“NUMBER”字体的大小和PIN 的长短，以及GRID的间距？ pin的长短：选择元件点击鼠标右键，edit part,选择管脚鼠标右键/edit properties/shape. name、number 字体大小是固定的，无法修改。 8、请问如何在orcad中填加新的元器件 方法一: 在原理图中加好元器件后,ECO到LAYOUT图. 方法二: 直接在LAYOUTL图里面用TOOL--->COMPONENT--->NEW功能增加元件.
差分运算放大器基本知识
一．差分信号的特点： 图1 差分信号 1.差分信号是一对幅度相同，相位相反的信号。差分信号会以一个共模信号 V ocm 为中心，如图1所示。差分信号包含差模信号和公模信号两个部分， 差模与公模的定义分别为：Vdiff=(V out+-V out- )/2，Vocm=(V out+ +V out- )/2。 2.差分信号的摆幅是单端信号的两倍。如图1，绿色表示的是单端信号的摆 幅，而蓝色表示的是差分信号的摆幅。所以在同样电源电压供电条件下，使用差分信号增大了系统的动态范围。 3.差分信号可以抑制共模噪声，提高系统的信噪比。In a differential system, keeping the transport wires as close as possible to one another makes the noise coupled into the conductors appear as a common-mode voltage. Noise that is common to the power supplies will also appear as a common-mode voltage. Since the differential amplifier rejects common-mode voltages, the system is more immune to external noise. 4.差分信号可以抑制偶次谐波，提高系统的总谐波失真性能。 Differential systems provide increased immunity to external noise, reduced even-order harmonics, and twice the dynamic range when compared to signal-ended system. 二．分析差分放大器电路 图2.差分放大器电路分析图
综合布线及布管
综合布线及布管、槽等施工规范 一、管道材料选择和施工要求 1、水平子系统 水平子系统的走线管道由两部分构成：一部分是每层楼内放置水平传输介质的总线槽，另一部分是将传输介质引向各房间信息接口的分线管或线槽。从总线槽到分线槽或线管需要有过渡连接。 总线槽要求宽度与高度的比例为3:1，在线槽中放置的双绞线应不超过三层。在线槽中放置的双绞线密度过大会影响底层双绞线的传输性能。 水平线槽一般有多处转弯，在转弯处应留有足够大的空间以保证双绞线有充分的弯曲半径。根据EIA/TIA569标准，超五类4对非屏蔽双绞线的弯曲半径应不小于线径的8倍。最新的标准认为，弯曲半径大于线径的4倍已可以满足传输要求了。但有一点是重要的，即保持足够大的弯曲半径可以保证系统的传输性能。 在水平线槽的转弯处，应有垫衬以减小拉线时的摩擦力。 水平子系统线槽或线管应采用镀锌铁槽或铁管。 双绞线和光纤对安装有不同的要求，双绞线垂直放置于竖井之内，由于自身的重量牵拉，日久之后会使双绞线的绞合发生一定程度的改变，这种改变对传输语音的三类线来说影响不是太大，但对需要传输高速数据的超五类线，这个问题是不能被忽略的，因此设计垂直竖井内的线槽时应仔细考虑双绞线的固定。双绞线的固定时的力的大小是应该受到重视的一种技巧，如果扎线太紧可能会降低NEXT值，从而影响线缆的传输性能。 缆线的敷设和保护方式检验 缆线一般应按下列要求敷设： 缆线的型式、规格应与设计规定相符。 缆线的布放应自然平直，不得产生扭绞、打圈接头等现象，不应受外力的挤压和损伤。 缆线两端应贴有标签，应标明编号，标签书写应清晰，端正和正确。标签应选用不易损坏的材料。 缆线终接后，应有余量。交接间、设备间对绞电缆预留长度宜为0.5~1.0m，工作区为10~30mm；光缆布放宜盘留，预留长度宜为3~5m，有特殊要求的应按设计要求预留长度。 缆线的弯曲半径应符合下列规定：
Cadence布局布线常见问题详解
字体大小: 小中大作者：来源：日期：2007-02-09 点击：2132 1．怎样建立自己的元件库？ 建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是part developer. 首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义：Define mylib d:\board\mylib(目录所在路径). 这样就建立了自己的库。在Concept_HDL的component－>add，点击search stack，可以加入该库。 2．保存时Save view和Save all view 以及选择Change directory 和不选择的区别？ 建立好一个元件库时，首先要先保存，保存尽量选择save view。在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view 会保留改动后的外形。 3．如何建part库，怎么改变symbol中pin脚的位置？ 在project manager中tools/part developer可建立，选择库并定义part name，在symbol中add symbol，package中add package/addpin，依次输入pin： package中： a，Name : pin’s logical name不能重复 b， pin : pin的标号，原理图中backannotate后相应的标号 c， pin type: pin脚的类型（input，output等，暂可忽略） d， active：pin的触发类型high(高电平)，low（低电平） e， nc：填入空脚的标号 f，total：此类型的所有pin脚数 g，以下暂略 symbol中： a， logical name：对应package中的name b， type：对应package中的type c， position：pin脚在器件中位置（left , right , top , bottom） d， pintext：pin在器件中显示的name（对应package中的pin，但可重复，比如package中 的gnd1和gnd2都可设为gnd） e， active：对应package中的active 修改：用part developer打开要修改的器件，*选择edit/restrict changes（若不选择，则器件被保护，修改后存盘无效），一般修改： a， package中相应pin的标号和name
全差分运算放大器设计
全差分运算放大器设计 岳生生（200403020126） 一、设计指标 以上华0.6um CMOS 工艺设计一个全差分运算放大器，设计指标如下： ?直流增益：>80dB ?单位增益带宽：>50MHz ?负载电容：＝5pF ?相位裕量：>60度 ?增益裕量：>12dB ?差分压摆率：>200V/us ?共模电压：2.5V (VDD=5V) ?差分输入摆幅：>±4V 二、运放结构选择
运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。如图2所示；（b ）折叠共源共栅，folded-cascode 。如图3所示；（c ）共源共栅，telescopic 。如图1的前级所示。本次设计的运算放大器的设计指标要求差分输出幅度为±4V ，即输出端的所有NMOS 管的,DSAT N V 之和小于0.5V ，输出端的所有PMOS 管的,DSAT P V 之和也必须小于0.5V 。对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该 要求，因此我们采用两级运算放大器结构。另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。 三、性能指标分析 1、 差分直流增益 (Adm>80db) 该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12） 第一级增益 1 3 5 11 1357 113 51 3 57 5 3 ()m m m o o o o o m m m m o o o o m m g g g g g g G A R r r r r g g r r r r =-=-=-+ 第二级增益 9 2 2 9112 9 9 11 ()m o o o m m o o g g G A R r r g g =-=-=- + 整个运算放大器的增益： 4 1 3 5 9 1 2 1 3 5 7 5 3 9 11 (80)10m m m m overall o o o o m m o o dB g g g g A A A g g g g r r r r = = ≥++ 2、 差分压摆率 （>200V/us ） 转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。 定义转换速率SR ：
PCBLayout中的直角走线、差分走线和蛇形线
布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout 得以实现并验证，由此可见，布线在高速PCB 设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。 主要从直角走线，差分走线，蛇形线等三个方面来阐述。 1．直角走线 直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面： 一是拐角可以等效为传输线上的容性负载，减缓上升时间； 二是阻抗不连续会造成信号的反射； 三是直角尖端产生的EMI。 传输线的直角带来的寄生电容可以由下面这个经验公式来计算： C=61W(Er)[size=1]1/2[/size]/Z0 在上式中，C 就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr 指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量： T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps 通过计算可以看出，直角走线带来的电容效应是极其微小的。 由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数： ρ=(Zs-Z0)/(Zs+Z0) 一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到
ALLEGRO常见问题大全
ALLEGRO常见问题大全 Q: Allegra中颜色设置好以后，应该可以导出相关设置文件，下次碰到不同设置的板子，看着难受就可以直接读入自己的文件改变设置了 A:16.2版本的可以这样做：file->export->parameters,选中颜色就行了，其它的参数一样可以保存。 Q:ALLEGRO 自动布线后,为直角.如何调整成45度角走线 A: ROUTE --GLOSS---PARAMETERS---CONVERT CORNET TO ARC 一、群组布线;群组布线包括总线布线和一次布多外Trance. 1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。群组布线只能在一个层中，不允许打过孔。也可以在群组布线过程中，右键，“CHANGE Control Trace” Cadence CIS即原理图中，放大缩小缩小的快捷键按住CTRL键+鼠标中间滚轮） 5. ALLEGRO 出光绘文件前，最好加个PHOTO_OUTLINE,确认输出光绘文件的范围 Class: manufacture — Subclass: photoplot outline 6. 光绘设置详解https://www.360docs.net/doc/4f17941540.html,/bbs/viewthread.php?tid=28&page=1 ALLEGRO 标注 1. dimension linear : 对于比较规则，简单的板子，通常采用. 2.dimension datum ：对于较复杂的板子可以采用。 先确定一个基准点，接下来对每个点所标注的数据都是相对基准点的坐标值。 Manufacture------dimension/draft -----dimension linear / dimension datum 2. 表层铺铜时，由于铺铜和PIN 的间距问题，在PIN 和PIN 之间经常产生一些尖角。 产生这种原因的解决办法： 一。一个一个修改Boundary 二。直接操作：在Add Shape 后，shape ---parameters 里，Create pin Voids 选中IN line
全差分套筒式运算放大器设计
全差分套筒式运算放大器设计 1、设计内容 本设计基于经典的全差分套筒式结构设计了一个高增益运算放大器，采用镜像电流源作为偏置。为了获得更大的输出摆幅及差模增益，电路采用了共模反馈及二级放大电路。 本设计所用到的器件均采用SMIC 0.18μm的工艺库。 2、设计要求及工艺参数 本设计要实现的各项指标和相关的工艺参数如表1和表2所示：
3、放大器设计 3.1 全差分套筒式放大器拓扑结构与实际电路 图1 全差分套筒式放大器拓扑结构 图2 最终电路图
3.2 设计过程 在图1中，Mb1和M9组成的恒流源为差放提供恒流源偏置，且M1，M2完全一样，即两管子所有参数均相同。Mb2、M7和M8构成了镜像电流源，M5、M6和M7、M8构成了共源共栅电流源，M1、M2、M3、M4构成了共源共栅结构，可以显著提高输出阻抗，提高放大倍数（把M3的输出阻抗提高至原来的（gm3 + gmb3）ro2倍。但同时降低了输出电压摆幅。为了提高摆幅，控制增益，在套筒式差分放大器输出端增加二级放大。 本设计中功率上限为10mW，可以给一级放大电路分配3mA的电流。设计要求摆幅为3V，所以图1中M1、M3、M5、M9的过驱动电压之和不大于1.8-3/2=0.3V。我们可以平均分配每个管子的过驱动电压。根据漏电计算流公式(1)（考虑沟道长度调制效应），可以计算出每个管子的宽长比。 I D=1 2μn C ox W L (V GS?V TH)2(1+λV DS)(1) 其中，C ox等于ε/t ox，μn和t ox可以从工艺库中查找。 4、仿真结果 经过调试优化之后的仿真结果如以下各图所示： 图3 增益及相位裕度 从图中可以看出，本设计的低频增益达到了74.25dB，达到了预期要求。3dB 带宽为35kHz左右，比较小，可见设计还有改进的余地。 当CL为2pF时，相位裕度： PM=180°+∠βH(ω)=180°?125.5°=54.5° 电源电压为1.8V时，输出摆幅如下图所示，达到了3V。
差分信号线的原理和优缺点分析
差分信号线的原理和优缺点分析 随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。传统的总线协议已经不能够满足要求了。串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。而串行总线又尤以差分信号的方式为最多。所以在这篇中整理了些有关差分信号线的设计和大家探讨下。 1.差分信号线的原理和优缺点 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b. 能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，如图在A-A‘的电流是从右到左，那B-B‘的是从左到右，那么按右手螺旋定则，那他们的磁力线是互相抵消的。耦合的越紧密，互相抵消的磁力线就越多。泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differenTIal signaling）就是指这种小振幅差分信号技术。 2.差分信号的一个实例：LVDS
综合布线工程常见问题与解决方法
前言： 综合布线工程一些常见问题及解决方法，本文出现的问题大家一般都会遇到，仔细看看吧！ 正文： 一、常见问题 1.1设计方面的问题 智能化建筑弱电综合布线方案在设计过程中，所暴露出的问题主要有以下几点。 其一，弱电设计和土建设计的尺寸没有实现统一，影响了消防监控室安装位置的科学性，致使弱电设备的安装、维护距离不符合国家相关规定，后期还需要按规定进行改进，增加了二次施工的费用。 其二，弱电设备布线方案在设计过程中，平面图与信息图中传递的信息没有维持一直，导致电视系统、电话系统弱电系统的信息点、传感点、用户面板等指标的数量上存在差异。 其三，在智能建筑弱电综合布线设计过程中，设计人员遗漏了个别控制、信号的连接点。例如，基于设计人员的失误，建筑的保安监控系统与机电设备之间的连接点没有设置，如果该连接点遗漏，在保安系统的使用过程中，就会出现远程无法启动、远程监测无法进行、远程数据无法及时传输等相关问题，使得小区保安监控系统的实际功能大打折扣。 1.2材料设备方面的问题 (1)采购人员在采购材料和设备时，没有查看产品的合格证和出厂证明，购买了质量不合格的材料;
(2)批量采购材料时，没有进行采购材料测试，材料的质量不合格; (3)进口材料没有查看合格证明和复试证明; (4)材料、设备的上市证明确实; (5)材料的投放、保养、储存没有按照相应的规定执行; (6)在施工过程中，所使用的材料、设备十分落后; (7)施工过程中所使用的设备、结构组网没有达标; (8)个别设备的检验结果不合格，个别组网测试结果不合格。 1.3各个子系统之间的接口问题 智能建筑弱电设备之间存在着受控设备与控制器之间的接口问题。但是在实际的工程实施过程中，接口问题也是很难解决的问题。主要存在各个承包商之间相互推脱责任、接口技术不成熟、缺乏统一质量要求标准等突出问题。如果接口处不能妥善处理，最直接的影响就是接口不良，影响信息传递和信号输出。 二、解决方法 2.1设计审查 为了确保只能建筑弱电综合布线工程的施工质量，必须提高弱电综合布线工程的设计方案的科学性。方案设计人员应该以建筑的实际情况为基础，选择合理的设计方案。一般而言，在电话系统、计算机网络系统进行布线操作时，应该认识到电话系统、计算机网络系统的发展性和不稳定性，应该为后续的管理和维护工作提供便利，尽量选择统一操作标准，统一线缆、统一插接头模板，优先考虑结构化综合布线操作方法。而保安监视系统、广播系统、有线电视系统、火灾自动报警系统等其他弱电系统，可沿用传统的布线操作方法。设计方案完成后，工程监理人员应该以国家相关标准为核查依据，对弱电综合布线工程进行核查。监
Allegro89个常见问题集锦
1. 更新封装 答：封装修改后，在allegro下palce--update symbols。在package symbol下选择要更新的封装。注意勾选update symbol padstacks Ignore FIXED property。 2. 如何批量放置VIA？ 答：比方在TOP层铺了一片铜到地，然后想规则的放置一批VIA将表面铺铜区连接到地层，能不能自动完成啊？手动放很麻烦也不均与，影响美观Copy Find勾選Via Option填寫數量，間距。。。 3. Allegro中查看过孔属性及批量替换过孔方法: 答：依次单击Tools--Padstack--Modify Design Padstack，然后单击选中某过孔或焊盘，再在右边的Option栏中点Edit按钮即可查看和修改。依次单击Tools--Padstack--Replace，然后分别在Old 栏跟New栏中填入你想替换的焊盘，按Replace即可。 4. Allegro快捷键设置空格旋转器件 答：funckey ' ' iangle 90 #以90度旋转选中的物体 funckey ~R iangle 45 #以45度旋转选中的物体 空格键90度旋转， Ctrl+R 45度旋转 5. Allegro中我设置了highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。是 什么地方需要设置，哪位大虾告诉哈我？ 答：setup/user preferences/display/display_nohilitefont 这个选项打勾就行了。 6. 不小心按了Highlight Sov后部分线高亮成白色，怎样取消？ 答：这个是用来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight Sov刷新即可。 7. 如何更改Highlight高亮默认颜色？ 答：可以在Display->Color/Visibility->Display->Temporary Highlight里修改即可，临时修改颜色可以点Display->Assign Color来实现。 8. 如实现Highlight高亮部分网络，而背景变暗，就像Altium Designer那样？ 答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer即可。 9. 快速切换层快捷键 答：可以按数字区里的“-”或“+”来换层。 10. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find component to highlight错误等？ 答：OrCAD输出网表，Allegro导入网表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad 中变会选中该元件。
全差分运算放大器设计
全差分运算放大器设计 岳生生（0126） 一、设计指标 以上华CMOS 工艺设计一个全差分运算放大器，设计指标如下： 直流增益：>80dB 单位增益带宽：>50MHz 负载电容：＝5pF 相位裕量：>60度 增益裕量：>12dB 差分压摆率：>200V/us 共模电压：(VDD=5V) 差分输入摆幅：>±4V 运放结构选择
运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。如图2所示；（b ）折叠共源共栅，folded-cascode 。如图3所示；（c ）共源共栅，telescopic 。如图1的前级所示。本次设计的运算放大器的设计指标要求差分输出幅度为±4V ，即输出端的所有NMOS 管的 ,DSAT N V 之和小于，输出端的所有PMOS 管的 ,DSAT P V 之和也必须小于。对于单 级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该要求，因此我们采用两级运算放大器结构。另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。 性能指标分析 差分直流增益 (Adm>80db) 该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12） 第一级增益 1 3 5 1 1 1 3 5 7 1 1 3 5 1 3 5 7 5 3 ()m m m o o o o o m m m m o o o o m m g g g g g g G A R r r r r g g r r r r =-=-=- +P 第二级增益9 2 2 9 11 2 9 9 11 ()m o o o m m o o g g G A R r r g g =-=-=-+P 整个运算放大器的增益： 4 1 3 5 9 1 2 1 3 5 7 5 3 9 11 (80)10m m m m overall o o o o m m o o dB g g g g A A A g g g g r r r r == ≥++ 差分压摆率 （>200V/us ） 转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。 定义转换速率SR ： 1）、输入级： max 1max |2| Cc out DS C C d SR dt I v I C C = = = 单位增益带宽1m u C g C ω= ，可以得到 1m C u g C ω =
综合布线常见问题
综合布线常见问题 育龙网核心提示：结构化布线系统采用模块化设计和分层星型拓扑结构，它能适应任何大楼或建筑群的布线系统，其代表产品是建筑和建筑物综合布线系统（P 结构化布线系统采用模块化设计和分层星型拓扑结构，它能适应任何大楼或建筑群的布线系统，其代表产品是建筑和建筑物综合布线系统（PDS）。PDS与IBS（智能大楼布线系统）和 IDS（工业布线系统）的差别是PDS以商务环境和办公自动化环境为主。综合布线在国内许多大的建筑中采用，甚至成为一些建筑的宣传重点，很多建筑宣传的“3A”、“5A”大厦，其根本便是离不开PDS布线系统。但号称PDS的建筑很多，做PDS的公司和工程技术人员也很多，可是真正做得好的并不多。据有关统计，已建成的PDS系统的合格率不超过50％，它们或多或少地存在不同质量问题，有的甚至质量低下，影响使用。下面就一些常见问题进行介绍。一、PDS布线构成 ----PDS由以下各子系统组成: ----1工作区子系统 ----工作区子系统由线缆、跳线和适配器组成。业主可将电话、计算机、烟感器等设备连接到信息插座上，信息插座由符合ISDN 标准的八芯模块化插头组成，它可以完成从建筑自控系统的弱电信号到高速数据网和数字话音信号等一切复杂信息的传送。 ----2水平子系统 ----连接工作区和干线电路的这一部分称为水平子系统。一般这部分仅使用双绞线，目的在于避免由于使用多种线缆类型而造成灵活性降低和管理上的困难。 ----3管理子系统 ----管理子系统设置在楼层配线间内。由交连、互连和I/O设备组成的管理子系统为连接其他子系统提供连接手段。 ----4主干子系统 ----它提供建筑物中最重要的铜线或光纤线路。一般它提供位于不同楼层的设备间和布线框间的多条连接路径，也可连接单层楼的大片地区。 ----5设备间子系统----它在一个集中化的设备区连接系统公共设备，如 PBX（程控交换机）、局域网、主机等。 ----6建筑群子系统 ----建筑群子系统将一栋建筑的线缆延伸到建筑群内的其他建筑物的通信设备和设施。它包括铜线、光纤，以及避免其他建筑的铜线漏电的保护设备。----PDS布线系统总体结构如图所示。 二、工程中常见的问题 ----1跟着感觉走 ----有的单位没有真正掌握PDS的设计原理，更没有吃透它的传输理论，简单地认为PDS同传统的电话布线没有什么区别，施工起来更是马马虎虎，不管系统建成后性能如何，给日后埋下了巨大隐患。 ----做PDS必须严把设计关，要明确综合布线的内容和要求，要进行统一布局，用尽量少的投入换取较大的收入。PDS是一项技术含量较高的工作，有时甚至可以称之为一门艺术，必须通过认真的学习、大胆的实践才能使PDS系统发挥出应有的作用。 ----2不要用经验代替学习 ----有很多技术人员做PDS