触发器

第五章 触发器

本章教学目的、要求：

1. 掌握各种触发器的逻辑功能和工作原理。

2. 熟悉各种触发器的电路结构及动作特点。

3. 了解不同功能触发器之间的相互转换。 重点：触发器的逻辑功能和动作特点。

难点：触发器的不同电路结构及各自的动作特点。

5.1 概 述

触发器:(Flip-Flop)能存储一位二进制信号的基本单元。用FF 表示。 特点：

1．具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。 2．根据不同的输入信号可以置成 1 或 0 状态。

根据电路结构不同分为：基本RS 触发器、同步RS 触发器、主从触发器、边沿触发器。 按逻辑功能分：RSFF 、DFF 、JKFF 、TFF 等。

3．根据存储数据的原理不同分为：静态触发器和动态触发器。

5.2 SR 锁存器

一、电路结构与工作原理

1.电路结构和工作原理：

触发器的1状态：0,1='=Q Q 触发器的0状态：1,0='=Q Q

① 当R'D =0， S' D =1时，无论触发器原来处于什么状态，其次态一定为0，即Q =0，Q' =1，称触发器处于置0(复位)状态。

② 当R'D =1，S'D =0时，无论触发器原来处于什么状态，其次态一定为1，即Q =1，Q'=0，

S

R

图形符号

Q

Q '

D

'S D

'R 置位端

或置1

复位端

或

Q

Q '

D

'S D

'R 电路结构

称触发器处于置1(置位)状态。

③ 当R'D =1，S'D =1时，触发器状态不变，即Q *=Q ，称触发器处于保持(记忆)状态。 ④ 当R'D =0，S'D =0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当R'D 、S'D 同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Q *=Ø，这种情况是不允许的。因此规定输入信号R'D 、S'D 不能同时为0，它们应遵循R'D + S'D =1的约束条件。

从以上分析可见，基本RS 触发器具有置0、置1和保持的逻辑功能，通常称S'D 为置1端或置位(SET)端，R'D 称为置0或复位(RESET)端，因此该触发器又称为置位—复位(SetReset)触发器或R D S D 触发器，其逻辑符号如上图所示。因为它是以R'D 和S'D 为低电平时被清0和置1的，所以称R'D 、S'D 低电平有效，且在图中输入端加有小圆圈。

2．逻辑功能的描述

①特性表

用与非门构成的基本RSFF 也可用右表描述。 只需将表中的R'

和S'看作是该触发器输入信号

②特性方程：

③状态转换图：(简称状态图)

状态转移图是用图形方式来描述触发器的状态转移规律。右图为基本RS 触发器的状态转移

*='+=D D D D R S Q R S Q R = 0 R =

×S =0S

=

×

R =0 R = 1S

= 0

置1 置0 不允许

保持

图。图中两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入信号作用下状态转移的方向，箭头旁的标注表示转移条件。

3．动作特点

输入信号在全部作用时间里，即SD 或RD 为1的全部时间里，都能直接改变输出端的状态，这就是基本RS 触发器的动作特点。 SD 叫做直接置位端。 RD 叫做直接复位端。

例：在与非门组成的基本RS 触发器电路中，已知R'D 和S'D 的电压波形，试画出Q 和Q 端对应的电压波形。

4．SR 锁存器也可以用或非门组成，如下图所示。

用或非门组成的SR 锁存器的特性表：

Q

Q '

D

'S D

'R t

t t Q

电压波形图

S D

'R '

Q 电路结构

Q

Q '

D

S D

R

Q

图形符

号

Q S D

R D R S

置0 置1 不允许

保持

用或非门组成的SR 锁存器的特性表在正常工作时输入信号应遵守： S D R D =0的约束条件，亦即不允许输入S D =R D =1的信号。

5.3 电平触发的触发器

在数字系统中，常常要求某些触发器在同一时刻动作（改变状态，也称为翻转）这就要求有同步信号，该信号称为时钟信号CLK(Clock)。

1．电路结构和逻辑符号

G 1和G 2门构成基本RS 触发器。用G 3和G 4两门引入时钟信号CLK 。

2．工作原理

CLK=0时：G 3、G 4门均输出1，基本RSFF 处在保持原来状态；

CLK=1时：此时电路就是一个基本RSFF ，只需把输入信号S 、R 分别看作：S=S ''、R=R ''

上图中，框内的C1表示CP 是编号为1的一个控制信号。1S 和1R 表示受C1控制的两个输入信号，只有在C1为有效电平时，1S 和1R 信号才能起作用。框外的输入端处没有小圆圈表示CP 以高电平为有效电平。如果在CLK 输入端画有小圆圈，则表示以低电平为有效电平。

3．特性表、特性方程、波形图

4．动作特点

只有当CLK 变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。 在CLK=1的全部时间里S 和R 的变化都将引起触发器输出端状态的变化。

*='+=SR Q R S Q 1

G 3

G 4

G S

CLK

R

2

G Q

Q '

电路结构

Q

Q '

CLK

1S

1R

1C 图形符号

置0 置1

不允许

保持

如果CLK=1期间内输入信号多次发生变化， 则触发器的状态也会发生多次翻转， 这降低了电路的抗干扰能力。

例：已知同步RS 触发器的输入信号波形如下图，试画出Q 、Q '端的电压波形，设触发器的初始状态为Q=0。

D 锁存器：

Q * = D

当CLK = 1时输出端状态随输入端的状态而改变。 当CLK = 0时输出状态保持不变。

例：若用CMOS 传输门组成的电平触发D 触发器的CLK 和输入端D 的电压波形如右图中所给出，画出Q 和Q'端的电压波形。假定触发器的初始状态为Q=0

O

D

1

G 3G 4

G CLK 2

G Q

Q '

5.4 脉冲触发的触发器

一、电路结构和工作原理

1. 主从SR触发器

为了提高触发器工作的可靠性，希望在每个CLK周期里输出端的状态只能改变一次，为此设计出了脉冲触发的触发器。

用两个同步RSFF连成主从结构。因此，该电路应具有RSFF的逻辑功能。

CLK=1时，主触发器根据S、R的状态翻转，从触发器保持原来的状态不变。

CLK从1返回0时，主触发器状态在CLK=0期间不再改变，从触发器按照与主触发器相同的状态翻转。且接收的是CP下降沿到达时一瞬间主触发器的状态。

分析可知：主从触发器的工作是分两步走的：在CLK高电平期间，主触发器改变状态；在CLK下降沿到来时，从触发器改变状态。显然，触发器在CLK下降沿翻转。主从触发器的特性表如右：

在CLK的一个变化周期中主触发器的状态只可能改变一次，克服了同步触发器CLK=1 期间输出状态可能多次翻转的问题。

由于输出状态的变化发生在CLK信号

的下降沿，所以主从RS触发器属于CLK

下降沿动作型。

输入信号仍需遵守约束条件SR = 0。

表示延迟输出

CLK'

CLK

9

G

主

触

发

器

从

触

发

器

主从S R触发器

1

G

3

G

4

G

S

S

S

R

2

G

Q

Q'

5

G

7

G

8

G

S

R

6

G

m

Q

m

Q'

Q

Q'

CLK

1S

1R

C1

S

R

2．主从JK 触发器

目的：消除约束条件；增加翻转功能 J= 1 , K= 0 , CLK 下降沿时触发器置 1。 J= 0 , K= 1 , CLK 下降沿时触发器置 0。 J= K= 0 , 触发器保持原状态不变。 J= 1, K= 1, CLK 下降沿时触发器翻转。

Q J S '= R=KQ

Q K Q J Q KQ Q J Q R S Q '+'='+'='+=)(* 约束条件自动满足：0='=KQ Q J SR

在有些集成电路触发器产品中，输入端J 和 K 不只一个。在这种情况下， J 1和 K 1、 J 2

和 K 2是与的逻辑关系 。

二、脉冲触发方式的动作特点

1．触发器的翻转分两步动作。

第一步，在CLK=1期间主触发器接收输入端的信号，被置成相应的状态，而从触发器不动；

CLK '

CLK

9

G 1

G 3

G 4

G 2

G Q

Q '

5

G 7

G 8

G J

K 6

G Q

Q '

CLK 1J

1K

C1

J

K

CLK '

CLK

9

G 1

G 3

G 4G 2

G Q

Q '

5

G 7

G 8

G 1J 1K

6

G 2

J 2

K

Q

Q '

CLK

1J

1K

C1

1

J 1K 2

J 2

K

第二步，CLK 下降沿到来时从触发器按照主触发器状态翻转，所以Q 、Q'状态的变化发生在CLK 的下降沿（若CLK 以低电平为有效信号，则Q 、Q'状态的变化发生在CLK 的上升沿）。

2．因为主触发器本身是一个电平触发SR 触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。 注意事项：

在CLK=1期间主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。 只在CLK=1的全部时间里输入状态始终未变的条件下，用CLK 下降沿到达时输入的状态决定触发器的次态才肯定是对的。否则必须考虑CLK=1期间输入状态的全部变化过程，才能确定CLK 下降沿到达时触发器的次态。

例：在主从JK 触发器电路中，若CLK 、J 、K 的波形如图所示，试画出Q 、 Q'端对应的电压波形。假定触发器的初始状态为Q=0。

5.5 边沿触发的触发器

一、电路结构和工作原理

为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK 信号的下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。

为实现这一设想，人们相继研制成了各种边沿触发的触发器电路。

目前已用于数字集成电路产品中的边沿触发器电路有用两个电平触发D 触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器等几种较为常见的电路结构形式。

1. 用两个电平触发D 触发器组成的边沿触发器

C

t

CLK

t

t

CMOS 边沿触发D 触发器的特性表：

输入信号是以单端 D 给出的，所以这种触发器叫做 D 触发器。

带异步置位、复位端的CMOS 边沿触发D 触发器：

2. 维持阻塞触发器

1

Q Q '

1CLK 1D C1

D

1FF 2

Q 2

CLK 1D C1

2

FF CLK

Q

'

CLK

S D '

'

Q 维持阻塞结构边沿触发SR 触发器

维持阻塞结构D 触发器

带异步置位、复位端和多输入端的维持阻塞D 触发器

利用门电路传输延迟时间的边沿触发器的特性表：

例5.4.1：在维持阻塞结构边沿触发D 触发器电路中，若D 端和CLK 的电压波形如图所示，试画出Q 端的电压波形。假定触发器的初始状态为Q =0。

'

D D S 'D

R 'Q

D 电路结构

逻辑图形

Q '

Q

CLK

Q '

S R 1D D S 'D

R 'Q

2

D 1D

C & CLK

S R 1

D D

S 'D

R '2

D 1C1 & D

O

t

D

二、 边沿触发方式的动作特点

触发器的次态仅取决于时钟信号的上升沿（也称为正边沿）或下降沿（也称为负边沿）到达时输入的逻辑状态，

而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。 这一特点有效地提高了触发器的抗干扰能力，因而也提高了工作可靠性。

5.6 触发器的逻辑功能及其描述方法

5.6.1触发器按逻辑功能的分类

1. SR 触发器：凡在时钟信号作用下，逻辑功能符合以下特性表所规定的逻辑功能者，

叫做RS 触发器。 SR 触发器的特性表：

2. JK 触发器 凡在时钟信号作用下，逻辑功能符合以下特性表所规定的逻辑功能者，叫做JK 触发器。

JK 触发器特性表：

1

=S 0

=S ⨯=⨯

=R 1

=R 0

=R R S 触发器的状态转换

图

*0Q S R Q SR '⎧=+⎨

=⎩（约束条件）

特性方程

1

=J 0

=J ⨯=⨯

=K ⨯

=K 1

=K 0

=JK 触发器的状态转换图

*

Q JQ K Q

''=+特性方程

3. T 触发器

特性方程： T=0时，保持；T=1时，翻转。 当T=1时，

4. D 触发器：凡在时钟信号作用下，逻辑功能符合以下特性表所规定的逻辑功能者， 叫做 D 触发器。

特性方程：Q*=D

将JK 、SR 、T 三种类型触发器的特性表比较一下可看出，

其中JK 触发器的逻辑功能最强，它包含了SR 触发器和T 触发器的所有逻辑功能。 因此在需要使用SR 触发器和T 触发器的场合完全可以用JK 触发器来取代。 例如，在需要SR 触发器时，只要将JK 触发器的J 、K 端当作S 、R 端使用，就可以实现SR 触发器的功能。

目前生产的触发器定型产品中只有JK 触发器和D 触发器这两大类。

5.6.2触发器的电路结构和逻辑功能、触发方式的关系

1. 电路结构和逻辑功能

触发器的逻辑功能和电路结构形式是两个不同的概念，触发器的电路结构和逻辑功能之间不存在固定的对应关系。

n

Q T Q

⊕=*

Q Q '=*=D 1

=D 触发器的状态转换图

同一种逻辑功能的触发器可以用不同的电路结构实现，同一种电路结构形式可以做成不同逻辑功能的触发器。

同样是维持阻塞结构电路，既可以做成SR 触发器和D 触发器，也可以做成下图所示的JK 触发器。

同样，用两个电平触发D 触发器结构也可以做成不同逻辑功能的触发器。

2. 电路结构和触发方式

因为电路的触发方式是由电路的结构形式决定的，所以电路结构形式与触发方式之间有固定的对应关系。

凡是采用同步SR 结构的触发器，无论其逻辑功能如何，一定是电平触发方式； 凡是采用主从SR 结构的触发器，无论其逻辑功能如何，一定是脉冲触发方式； 凡是采用两个电平触发D 触发器结构、维持阻塞结构或者利用门电路传输延迟时间结构组成的触发器，无论其逻辑功能如何，一定是边沿触发方式。

'

Q

J

K 维持阻塞结构JK 触发器（74LS109）的电路

Q '

两个电平触发D 触发器构成的边沿触发JK

5.6.3触发器逻辑功能的相互转换

1．JKFF 转换为DFF 2．DFF 转换为T FF

所以，任何结构的触发器都可实现各种不同的逻辑功能。

例1： 边沿JK 触发器和维持—阻塞式D 触发器分别如图 (a )、 (b )所示，其输入波形见图(c )，试分别画出Q 1、Q 2端的波形。设电路初态均为0。

解：①从图中可见，JK 触发器为下降沿触发，因此首先以CP 下降沿为基准，划分时间间隔，然后根据JK 触发器的状态方程，由每个CP 来到之前的A 、B 和原态Q 1决定其次态。例如第一个CP 下降沿来到前因AB =10，Q 1=0，将A 、B 、Q 1代入状态方程得， 故画波形时应在CP 下降沿来到后使Q 1为1， 该状态一直维持到第二个CP 下降沿来到后才变化。依此类推可画出Q 1的波形如图 (c )所示。

② 图 (b )的D 触发器为上升沿触发，因此首先以CP 上升沿为基准，划分时间间隔。由于D =A ，故D 触发器的状态方程为，这里需要注意的是异步置0端R D 和B 相连，因此该状态方程只有当B =1时才适用。当B =0时，无论CP 、A 如何，，即图 (c )中B 为0期间所对应的均为0；只有B =1,才在CP 的上升沿来到后和A 有关。例如在第二个CP 上升沿来到前，B =1, A =1，故CP 来到后。该状态本来应维持到第三个CP 上升沿来到前，但在第二个CP =0的期间B 已变为0，因此也强迫Q 2=0。Q 2的波形如图(c )所示。 例2： TTL 边沿触发器组成的电路分别如图 (a )、(b )所示，其输入波形见图 (c )，试分别画出Q 1、Q 2端的波形。 设电路初态均为0。

解： 从图中可见，FF 1、FF 2均为上升沿触发，故以CP 上升沿为基准划分时间间隔。

对于FF 1，由每个CP 前沿来到前的外输入A 和原态Q 1决定，其波形如图 (c )所示。

Q 1

(a )

A B

(b )

CP A

Q 2

1

2

3

4

5

CP A

B Q 1Q 2

(c )

1

D

对于FF 2，由于， 故状态方程，说明该触发器的输出仅与A 、B 有关，与原态Q 2无关。但需要注意，该状态方程只有在C =1时才适用，其波形图见图(c)。

例3： 图是由两个JK 触发器构成的单脉冲发生器，其输入u i 为时钟脉冲的连续序列，输出由人工按钮开关S 1控制，每按一次，输出一个脉冲。输出脉冲的宽度仅决定于输入时钟脉冲的周期。试画出输出端u o 的波形图。

解：从图中可见，FF 1、FF 2均为CP 下降沿触发，但FF1的CP 由Q 2提供，而Q 2的状态除了受J 2、K 2、u i 控制外，还受R D=Q 1的控制，即两个触发器的状态是互相制约的，因此其波形图要一个个CP 分别画出。 对于FF 2，因K 2=1，故

对于FF 1，因J 1=K 1=1，故

开始由于J 2=0(即S 1接地)，使FF 1的R D 为0，故Q 1=0，Q 1=1， 而FF 2的R D 为1， 因

此第一个CP 来到以后Q 2=0。J 2=1时(即手动开关S 1按下)对Q 1、Q 1没有影响，而这时输入脉冲u i 的下降沿到达时Q 2将按照状态方程翻转。但当第三个CP 来到后Q 2的下降

1

2

3

4

5

CP

A B Q 1Q 2

(c )

Q 2

(b )

A

B (a )A

Q 1

FF FF

C

122222

2*

2,Q R Q J Q K Q J Q D '='='+'=21111

1*1,J R Q Q K Q J Q D ='='+'=

1u (b )

CP (u i J 2u o ＝Q Q 1

Q 1

沿去触发FF1，使Q1由0→1，Q1由1→0。由于FF2的R D= Q1，因此一旦Q1=0又使FF2的输出置0，它输出一个单脉冲，其脉冲宽度为输入脉冲的周期。

当J2=0(S1接地)后又恢复到开始的状态。Q1=1，FF2解除置0封锁，如果再按下S１(J2=1)就能产生第二个单脉冲，整个波形如图(b)所示。

单脉冲发生器常作为调测信号源，在数字设备中应用很广泛，它也可以用其它触发器实现。