集成电路复习总结
1、中英名词解释
（1）IC（Integrated Circuit）：集成电路，是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互联，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
（2）摩尔定律（Moore's Law）：芯片上晶体管数目每隔18个月翻一番或每三年翻两番，性能也会增加一倍。
（3）SOC（system on chip）：在一个微电子芯片上将信息的采集、传输、存储、处理等功能集成在一起而构成系统芯片。
（4）EDA（Electronic-System Design Automation）：电子设计自动化
（5）能带：能量越高的能级，分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带
（6）本征半导体：是一种完全纯净的、结构完整的半导体晶体。（经过一定的工艺过程将纯净的半导体制成的单晶体称为本征半导体。导带中的自由电子与价带中的空穴都能参与导电。）
（7）肖特基接触：金属与半导体接触并且金属的费米能级低于N型半导体或高于P型半导体的费米能级，这种接触为肖特基接触。
（8）MESFET：（Metal-Semiconductor Filed Effect Transistor），即金属-半导体场效应晶体管
（9）金属-氧化层半导体场效晶体管，简称金氧半场效晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）是一种可以广泛使用在模拟电路与数字电路的场效晶体管（field-effect transistor）（10）Spice（Simulation Program with Integrated Circuit Emphasis）：集成电路仿真程序，主要用来在电路硬件实现之前读电路进行仿真分析。
（11）FPGA(Filed Programmable Gate Array)：现场可编程门阵列。（又称逻辑单元阵列，Logic Cell A）
（12）IP（Intellectual Property）：知识产权。通常讲的IP核是指已经设计优化好。经过验证、功能复杂、可以嵌入到其他电路中重复使用的集成电路模块。
（13）HBT（Hetro-junction Bipolar Transistor）：异质结双极晶体管
（14）短沟道效应：短沟道效应主要是指阈值电压与沟道相关到非常严重的程度。随着沟道长度变的越来越短，阈值电压与沟长及漏电压有着明显的关系。而随着沟长的变短，阈值电压与衬底偏压的关系变弱。P-125 （15）沟通长度调制效应：MOS晶体管中，栅下沟道预夹断后、若继续增大Vds,夹断点会略向源极方向移动导致夹断点到源极之间的沟道长度略有减小，有效沟道电阻也就略有减小，从而使更多电子自源极漂移到夹断点，导致在耗尽区漂移电子增多是Id增大，这种效应称为沟道长度调制效应。
（16）电路仿真：将要分析的电路问题列出数学形式的电路方程，然后对电路方程求解。就是设计好的电路图通过仿真软件进行实时模拟，模拟出实际功能，然后通过其分析改进，从而实现电路的优化设计。P-132 （17）电路综合：synthesis 实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。
（18）ASIC（Application Specific Integrated Circuit）：专用集成电路
（19）VDSM（Very Deep Sub-micron）：超深亚微米
（20）VLSI（Very Large Scale Integration）：超大规模集成电路
（21）DRC：design rule check 设计规则检查，最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等。
ERC：Electrical Rules Check 电气规则检查，检测有没有电路意义的连接错误，如短路、开路、孤立布线、非法器件等，介于设计规则与行为级分析之间，不涉及电路行为。
LVS：Layout Versus Schematic 电路与版图一致性验证，从版图提取出的电路网表与从原理图得到的网表进行比较，检查两者是否一致。主要用于保证进行电路功能和性能验证之前避免物理设计错误。
（22）GDSII：Graphic Data System是一种时序提供格式，用于设计工具、计算机和掩膜制造商之间进行半导体物理制板的数据传输。
tape –out：提交最终GDSII文件加工
Foundry：芯片代工厂
（23）RTL:Register Transfer Level 寄存器传输级，用于描述同步数字电路操作的抽象级。
DC:Desing Compiler 设计编译器（用于综合）
FM:Form Test 形式验证
APR: Auto Place and Route 自动布局布线
（24）STA:Static Timing Analysis静态时序分析
SDF:Standard Delay Format 标准延时格式文件，数字电路后端设计中的一种文件
SDC:Synopsys Design Constraints 时序约束
简答（40分）
（1）集成电路分类
按器件结构类型分为双极集成电路、金属-氧化物-半导体集成电路、双极MOS集成电路；按集成度分为小规模集成电路（SSI）、中规模集成电路（MSI）、大规模集成电路（LSI）、超大规模集成电路（VLSI）、特大规模集成电路（ULSI）、巨大规模集成电路（GSI）；按使用的基片材料分为单片集成电路与混合集成电路；按电路功能分为数字集成电路、模拟集成电路、数模混合集成电路；按应用领域分为标准通用集成电路、专用集成电路。
（2）集成电路材料有哪些？分别适合什么样的集成电路
1导体，铝、金、钨、铜等金属和镍铬等合金，用于构成低值电阻、构成电容元件的极板、构成电感元件的绕线、构成传输线的导体结构、与轻掺杂半导体构成肖特基结接触、与重掺杂半导体构成半导体器件的电极的欧姆接触、构成元件之间的互连、构成与外界焊接用的焊盘。
2绝缘体，二氧化硅、氮氧化硅、氮化硅等硅的氧化物与氮化物，构成电容的绝缘介质、构成金属-氧化物-半导体器件（MOS）的栅绝缘层、构成元件和互连线之间的横向隔离、构成工艺层面之间的垂直隔离、构成防止表面机械损伤和化学污染的钝化层。
3半导体，利用半导体掺杂以后形成P型和N型半导体，在导体和绝缘体材料的连接或阻隔下组成各种集成电路的元件—-半导体器件。
（3）能带概念，PN节在正反向偏置下能带解释
能量越高的能级。分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带。P-18
PN节正反偏置P-26
零偏压时，P区和N区费米能级持平，电子占据水平相当，没有载流子流动，处于平衡状态。
正向偏压，从能带角度来说阻挡层势垒被削弱，阻挡层的总电场强度降低，PN结两端的能带弯曲变小。N区的费米能级高于P区的费米能级，电子和空穴容易获得足够的能量越过势垒区到达对方区域。从而有电流流过势垒区。
反向偏压，从能带角度来说阻挡层势垒被加强，阻挡层的总电场强度增大，PN结两端的能带弯曲变大。P区的费米能级高于N区的费米能级，电子和空穴不能越过势垒区到达对方区域。只有漏电流流过势垒区。
（4）MOS管工作原理P-32
以NMOS晶体管为例，如果没有任何外加偏置电压，从漏到源是两个背对背的二极管结构。它们之间所能流过的电流就是二极管的反向漏电流。
如果把源漏和衬底接地，在栅上加一足够高的正电压，正的栅压将要排斥栅下的P型衬底中的空穴而吸引电子。电子在表面聚集到一定浓度时，栅下的P型层将变成N型层，即呈现反型。N反型层与源漏两端的N型扩散层连通，就形成以电子为载流子的导电沟道。
如果漏源之间有电位差，将有电流流过。
如果加在栅上的正电压比较小，不足以引起沟道区反型，器件仍处在不导通状态。引起沟道区产生强表面反型的最小栅电压，称为阈值电压VT。
（5）简述集成电路制造工艺流程。
包括外延生长、掩膜制版、光刻、掺杂、绝缘层形成、金属层形成。外延层具有很多优良性能。掺杂、隔离、串通等等。
目前常见的外延技术有：化学汽相沉积（化学汽相沉积生长法是通过汽体化合物之间的化学反应而形成的一种生长外延层的工艺。通过晶圆表面吸附反应物，在高温下发生反应，生成外延层），金属有机物汽相沉积（由于许多III族元素有机化合物和V族元素氢化物在较低温度下即可成为气态，因此在金属有机物化学沉积过程中反应物不需要高温，只需要在衬底附近存在高温区使得几种反应物能够在衬底附近发生化学沉积反应即可），分子束外延生长（分子束外延是在超高真空下（~10-8 Pa）加热一种或多种原子或分子，这些原子分子束与衬底晶体表面反应从而形成半导体薄膜的技术）。
掩膜制造，掩膜版可分成：整版及单片版。整版是指晶圆上所有的集成电路芯片的版图都是有该掩膜一次投影制作出来的，各个单元的集成电路可以不同。单片版是指版图只对应晶圆上的一个单元，其他单元是该单元的重复投影，晶圆上各个芯片是相同的。早期掩膜制造是通过画图照相微缩形成的。光学掩膜版是用石英玻璃做成的均匀
平坦的薄片，表面上涂一层60~80nm厚的铬，使其表面光洁度更高，这称之为铬版（Crmask），通常也称为光学（掩膜）版。新的光刻技术的掩膜版与光刻技术有关。
光刻的作用是把掩膜版上的图形映射到晶圆上，并在晶圆上形成器件结构的过程。对光刻的基本要求有：高分辨率、高灵敏度、精密的套刻对准、大尺寸硅片上的加工、低缺陷。曝光是在光刻胶上形成预定图案，有光学光刻和非光学光刻。刻蚀是将图形转移到晶圆上有湿法刻蚀、等离子体刻蚀、反应离子刻蚀等。光刻基本步骤：涂光刻胶→曝光→显影与后烘→刻蚀→去除光刻胶
摻杂的目的是制作N型或P型半导体区域，以构成各种器件结构。主要方法有：热扩散法掺杂，离子注入法掺杂。
绝缘层形成的方式：热氧化、CVD。绝缘层的作用：栅极隔离层，局部氧化隔离法隔离（LOCOS），浅沟槽隔离（STI）
集成电路工艺中的金属层有三个主要功能：1）形成器件本身的接触线；2）形成器件间的互连线；3）形成焊盘。金属层的形成主要采用物理汽相沉积（PVD：Pysical Vapor Deposition）技术。PVD技术有蒸镀和溅镀两种。金属CVD技术，正在逐渐发展过程中
（6）简述以N+硅为衬底的工艺步骤。
双阱CMOS工艺采用的原始材料是在N+或P+衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作N阱和P阱。使用双阱工艺不但可以提高器件密度，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。
1衬底准备：衬底氧化后，在二氧化硅上生长氮化硅
2光刻P阱，形成阱版，在P 阱区腐蚀氮化硅，P阱注入
3去光刻胶，P阱扩散并生长二氧化硅
4腐蚀氮化硅，N阱注入并扩散
5形成场隔离区（场氧化层）
6NMOS管场注入光刻
7场区氧化，栅氧化，沟道掺杂
（阈值电压调节注入）
8多晶硅淀积、掺杂、光刻和腐
蚀，形成栅区的多晶硅版
9P阱中的NMOS管光刻和注入
硼并扩散，形成N+版
10PMOS管光刻和注入磷并扩
散，形成P+版
11硅片表面沉积二氧化硅薄膜
12接触孔光刻，接触孔腐蚀
13淀积铝，反刻铝，形成铝连
线
最后做栅极金属引线后得到双
阱CMOS工艺的CMOS晶体管
（7）简述某一规则的目的与作用。P74
1.阱的间距和间隔的规则
N阱通常是深扩散，必须使N阱边缘与临近的N+扩散区之间留有足够的间隙，从而保证N阱边缘不与P型衬底中的N+扩散区短接。
2.MOS管的规则
在多晶硅穿过的有源区的地方，源和漏扩散区被多晶硅区所掩蔽。因而，源、漏和沟道是自对准于栅极的。重要的是，多晶硅必须完全穿过有源区，否则制成的MOS管就会被源、漏之间的扩散通路所短路。为确保这一条件得到满足，多晶硅必须超出扩散区边界。同时，有源区也必须在多晶硅栅两边扩展，这样才能有扩散区存在，使载流子进入和流出沟道。
3.接触
版图设计中通常需要有多种接触，例如，金属和P型扩散区接触、金属和N型扩散区接触、金属和多晶硅接触以及衬底接触等。根据工艺不同，还有“隐埋”型多晶硅和扩散区接触以及拼合接触。
（8）举出三种以上集成电路模型中二阶效应。
1.沟道长度对阈值电压的影响；
2.漏栅静电反馈效应对阈值电压的影响；
3.沟道宽度对阈值电压的影响；
4.迁移率随表面电场的变化；
5.沟道夹断引起的沟道长度调制效应；
6.载流子漂移速度限制而引起的电流饱和效应；
（9）方块电阻。一个矩形金属薄膜的电阻为
l
R
h
ρ
ω
=当lω
=时，即取一个方块时，其阻值为
1
|R=
h
l
Rωρ
== ，
R即为方块电阻。P-105
（10）仿真分析有哪些？
直流工作点分析、交流频率分析、瞬态分析、傅立叶分析、噪声分析、失真分析、参数扫描分析、温度扫描分析、极-零点分析、传递函数分析、直流和交流灵敏度分析、最坏情况分析、蒙特卡罗分析。P157
（11）CMOS两级运放结构中各管子功能的解释。
图中所示的是一个电容性负载的两级CMOS基本差分运算放大器。其中，Part1为运算放大器的电流偏置电路，为了减小电源电压波动的影响，该偏置电路采用了在改进型威尔逊电流镜电路中又增加一个电阻R1的结构；Part2为运算放大器的第一级放大器；Part3为运算放大器的第二级放大器。第一级为标准基本差分放大器，第二级为PMOS 管作为负载的NMOS共源放大器。为使运算放大器的工作稳定，在第一级放大器和第二级放大器之间采用补偿网络来消除第二个极点对低频放大倍数、单位增益带宽和相位裕度的影响。在运算放大器的电路结构图中，M1，M2，M3，M4，M5构成PMOS对管作为差分输入对，NMOS电流镜作为输入对管负载，PMOS管M5作为尾电流源的标准基本差分运算放大器 ;M6/M7构成以PMOS管作为负载的NMOS共源放大器；M14(工作在线性区)和电容Cc构成运算放大器的第一级和第二级放大器之间的补偿网络；M9~M13以及R1组成运算放大器的偏执电路。
（12）模拟或数字集成电路设计流程和每步常用工具是什么？
模拟集成电路（晶体管级）设计流程：1性能指标要求明细表。2选择合适的电路结构。3手动计算电路元器件参数。4电路图编辑和修改（Schemetic工具）。5电路仿真（SmartSpice，Hspice，Cadence Spectre等工具）。6版图设计和验证（Vistuoso）。7流片和封装测试P—155至P—156
数字集成电路晶体管级设计流程：1给定逻辑功能指标。2晶体管门级电路实现。3电路仿真。4版图设计与验证5.流片和封装测试
数字集成电路设计流程：编写RTL代码----前仿真----综合-----形式验证------APR-----时序分析-----后端物理验证（13）封装工艺流程
1晶圆划片：即把以阵列做在晶圆上的芯片用机械或激光切割的方式一颗颗分开。
2分类：如果多种芯片以多项目晶圆的方式制作在一片晶圆上，划片以后则需要对它们进行分类。
3管芯键合：利用管芯键合机，先将加工好的焊料或聚合物粘接剂涂覆在引线框架或陶瓷管壳内，然后将芯片压放在涂有焊料或粘接剂的位置上
4引线压焊（又称为绑定—Bongding）：利用手工或自动压焊机，将铝丝或金丝等金属丝或金属带的一端压焊在芯片输入、输出、电源、地线等焊盘上，另一端压焊在引线框架上的引线金属条上，实现芯片与框架引线的电连接。
5密封：对多种集成电路需要密封以实现同外界的水汽和化学污染物的隔离、
6管壳焊封：作为腔体型载体，需要利用盖板（管帽）实现对封装芯片的（密封）包围。
7塑封：将模塑化合物在一定温度下压塑成型，实现对芯片的无缝隙包围。
8测试：包括对密封和外观等封装性能质量的测试和封装后芯片电性能的测试。P253
（14）举出、解释常见集成电路封装形式。
DIP双列直插式封装、SOP小外形封装、QFP四边引脚扁平封装（包括塑封装QDP、薄型QFP、窄节距QFP）P254-P259
（15）内建自测试BIST的工作思想。
在电路内部生成、施加、和分析，利用电路自身的结构来测试自己。P--296
（16）中国主要的foundry有哪些？什么样的工艺水平？
台积电0.35微米及以下，中芯国际0.35微米到0.18微米，上海宏力半导体制造有限公司可提供0.25 / 0.22 / 0.18 / 0.15 / 0.12微米工艺，华宏半导体有限公司0.13微米
（4）CMOS传输门优点及版图
优点：由于PMOS管对输入信号IN高电平的传输性能好，而NMOS管对输入信号IN低电平的传输性能好，从而使信号IN可以获得全幅度的传送而没有电平损失。版图见P193
（5）版图规则解释
版图几何设计规则：版图几何设计规则可看作是对光刻掩膜版制备要求，这些规则在生产阶段为电路设计师和工艺工程师提供了一种必要的信息联系，与版图规则相联系的主要目标是获得有最佳成品率的电路，而几何尺寸则尽可能的小，又不影响器件、电路的可靠性。
电学设计规则：给出的是由具体工艺参数抽象出的器件电学参数，是晶体管级集成电路模拟的依据。
（6）可综合设计，举例说明某些规范？
可综合设计是设计的根本目的，是对代码的基本要求，有效的建模风格是控制结果的最为有利的手段。
规范1：将硬件的行为为指标以合理的方式映射为一些进程，对每个进程完成的操作尽量选择有效的算法，了解综合器的性能以合理的代码风格引导综合工具生成硬件。
规则2：允许的条件下尽量用变量代替信号，尽量共享复杂运算，明确指出过程的无关态，使用满足要求的最
小数据宽度。
规则3：用组合逻辑合用时序逻辑实现的电路要分配到不同的进程中，不要使用枚举类型的属性，integer应加范围限制，通常的可综合代码应该是同步设计，避免门级描述除非在关键路径。
（9）用反相器设计方法设计N输入与非门、或非门设计规律P191
对具有n个输入端的与非门电路，其中各MOS管的尺寸宽长比；
（1）将与非门中的n个串联NMOS管等效为反相器中的NMOS管，将n个并联的PMOS管等效为反相器中的PMOS管；
（2）根据开关时间和有关参数的要求计算出等效反相器中的NMOS管与PMOS管的宽长比；
（3）考虑到NMOS管是串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小n倍，亦即它们的宽长比必须是反相器中的NMOS管的宽长比的n倍；
（4）为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PMOS管的宽长比与反相器中的PMOS管相同。
或非门类似。
（10）N输入与非门、或非门原理图，版图
（11）解释图1电路的工作原理。叙述用按照反相器设计方法设计此电路的原则。
图1 反相器链电路
参考：反相器链构成缓冲，驱动较大的电容时，用单一反相器构成的缓冲经常是不能满足要求，这时候需要用N个（奇数级）反相器构成的缓冲链，缓冲的尺寸应该是逐渐增大（增大倍数跟工艺有关），这样才能得到最好的性能。
（12）画出CMOS二输入或非门原理图版图示意图。
设计规律：
归结起来，对具有n个输入端的与非门电路，其中各MOS管的尺寸计算方法为：
（1）将与非门中的n个串联NMOS管等效为反相器中的NMOS管，将n个并联的PMOS管等效为反相器中的PMOS 管；
（2）根据开关时间和有关参数的要求计算出等效反相器中的NMOS管与PMOS管的宽长比；
（3）考虑到NMOS管是串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小n倍，亦即它们的宽长比必须是反相器中的NMOS管的宽长比的n倍；
（4）为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PMOS管的宽长比与反相器中PMOS管相同。
同理，对或非门也可以采用类似的方法计算各MOS管尺寸。
集成电路EDA软件厂商
Cadence Synopsys Mentor Graphics Zeni Silvaco
放大器的性能指标
1、开环差模电压增益Aud.当集成运放的输出端与输入端之间无任何外接原件连接时，输出电压与输入电压之比，定义为开环差模电压增益，即Aud=U0/ui。集成运放的开环差模电压增益Aud越大越好，理想运放的开环电压增益Aud→∞。
2、最大输出电压Uopp。在指定的电源电压下，集成运放的最大不失真输出电压幅度，如F007在电源电压为正负15V时，Uopp为正负12V。
3、差模输入电阻Rid。集成运放的差模输入电阻Rid,就是从集成运放两个输入端看入的等效电阻。它反映集成运放从信号源中吸取电流的大小。定义Rid= Uid/Iid。差模输入电阻Rid越大越好，理想运放的差模输入电阻Rid →∞。
4、输出电阻R0。集成运放的输出电阻就是从运放输出端向运放看入的等效信号源内阻，集成运放的输出电阻越小越好，理想运放的输出电阻R0→0。
5、共模抑制比KCMR.集成运放的KCMR与差放电路的定义相同，即差模电压增益与共模电压增益之比，常用分贝表示，即KCMR=20 ㏒∣Aud /Auc ∣(db)集成运放的共模抑制比越大越好理想运放KCMR →∞
6、最大共模输入电压幅度uicm 。当集成运放两个输入端之间所加的共模输入电压超过某一值时，运放不能正常工作，这个定值为最大共模输入电压。F007的uicm =12V。
7、最大差模输入电压幅度uidm当集成运放两个输入端之间所加的差模输入电压超过某一值时，输入级的正常输入性能被破坏，这一定值称为最大差模输入电压幅度uidm 。F007的uidm =正负30V。
8、输入失调电压Uio 输入失调电压Uio 反应集成运放输入极対称性和各级电位配置好坏的指标。静态时，输入电压不等于0.欲使Uo =0，必须在两个输入端之间外加一个补偿电压，即输入失调电压。F007的Uio 约为2mv。集成运放的输入失调电压越小越好。理想运放趋于0。
9、输入偏置电流IIB 静态时，两个输入端的直流电流值分别为IB1和IB2 输入偏置电流定义为两者的平均值。F007的Iib约为200nA。集成运放的输入偏置电流越小越好。理想运放的趋于0。
10、输入失调电流IIo 。静态时两个输入端的直流电流之差称为输入失调电流，IIo = IB1 - IB2 .F007的IIo 约为100Na.集成运放的输入失调电流越小越好，理想运放的趋向于0。
11、开环增益带宽。运放开环差模电压增益下降到直流增益的1/根号2 倍（-3db）时所对应的频带宽度，称为运放的-3db开环增益带宽，用BW表示。运放开环电压增益下降到一时的频带宽度，称为单位增益带宽，用BWG表示。理想运放的开环增益带宽为无穷大。
转换速率（压摆率）SR ,它定义为在运放额定输出电压下，输出电压的最大变化率，即SR=∣du0 /dt ∣max .它反映了运放对高速变化信号的响应情况。理想运放的转换速率为无穷大。
NMOS器件工作中夹断的概念
当在饱和夹断时，不管Vds多大（当然有上限），加在源极（以nmos为例）和夹断点的电压永远是Vgs-Vth，所以，Id不变。而Vds剩下那部分电压是加在夹断点到漏极的，其形成的电场只是把夹断点的电子拉到漏极
沟道长度调制效应 Channel length modulation effect
MOS 晶体管中,栅下沟道预夹断后、若继续增大Vds ，夹断点会略向源极方向移动。导致夹断点到源极之间的沟道长度略有减小，有效沟道电阻也就略有减小，从而使更多电子自源极漂移到夹断点，导致在耗尽区漂移电子增多,使Id 增大，这种效应称为沟道长度调制效应
集成电路封装工艺流程
课本p253
以N+硅为衬底的双阱CMOS 工艺步骤
P57
画出反向偏置下二极管的能带结构图并做出简单解释。
P24
用CMOS 传输门实现与或门电路
与或门电路 异或门电路
=AC +BC A C
C
B F =AB +AB
数字集成电路复习笔记
数集复习笔记 By 潇然名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ= -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率 是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再符合 这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于 散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描 述。 噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限 NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的 最大固定阈值： NM L =V IL - V OL NM H =V OH - V IH
集成电路版图复习课答案总结
1、描述集成电路工艺技术水平的五个技术指标及其物理含义 ⑴集成度(Integration Level)：以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。 ⑵特征尺寸 (Feature Size) /（Critical Dimension）：特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。 ⑶晶片直径(Wafer Diameter)：当前的主流晶圆的尺寸为12寸(300mm)，正在向18寸(450mm)晶圆迈进。 ⑷芯片面积(Chip Area)：随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。 ⑸封装（Package）：指把硅片上的电路管脚，用导线接引到外部接头处，以便于其它器件连接。封装形式是指安装半导体集成电路芯片用的外壳。 2、简述集成电路发展的摩尔定律。 集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小倍，这就是摩尔定律。当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍 3、集成电路常用的材料有哪些？ 集成电路中常用的材料有三类：半导体材料，如Si、Ge、GaAs?以及InP?等；绝缘体材料，如SiO2、SiON?和Si3N4?等；金属材料，如铝、金、钨以及铜等。
4、集成电路按工艺器件类型和结构形式分为哪几类，各有什么特点。 双极集成电路：主要由双极晶体管构成（NPN型双极集成电路、PNP型双极集成电路）。优点是速度高、驱动能力强，缺点是功耗较大、集成度较低。 CMOS集成电路：主要由NMOS、PMOS构成CMOS电路，功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高。 BiCMOS集成电路：同时包括双极和CMOS晶体管的集成电路为BiCMOS集成电路，综合了双极和CMOS器件两者的优点，但制作工艺复杂。 5、解释基本概念: 微电子、集成电路、集成度、场区、有源区、阱、外延 微电子：微电子技术是随着集成电路，尤其是超大型规模集成电路而发展起来的一门新的技术。微电子技术包括系统电路设计、器件物理、工艺技术、材料制备、自动测试以及封装、组装等一系列专门的技术，微电子技术是微电子学中的各项工艺技术的总和。微电子学是研究在固体（主要是半导体）材料上构成的微小型化电路、电路及微电子系统的电子学分支。 集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能。 集成度：集成电路的集成度是指单块芯片上所容纳的元件数目。
模拟集成电路设计期末试卷
《模拟集成电路设计原理》期末考试 一．填空题（每空1分，共14分） 1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_ 较低__的制造成本。 2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来 表示电压转换电流的能力。 3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。 4、源跟随器主要应用是起到___电压缓冲器___的作用。 5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。 6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输 出的改变。 7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制 沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。 8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。 9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容C in为__ C F（1－A）__。 10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。 二．名词解释（每题3分，共15分） 1、阱 解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。 2、亚阈值导电效应 解：实际上，V GS=V TH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当V GS 第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。 4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。 第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长) 抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。 可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。 一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。 传播延时、上升和下降时间的定义 传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。 一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2 。 第三章、第四章CMOS 器件 手工分析模型 ()0 12' 2 min min ≥???? ??=GT DS GT D V V V V V L W K I 若＋－λ ()DSAT DS GT V V V V ,,m in min ＝ 寄生简化：当导线很短，导线的截面很大时或当 所采用的互连材料电阻率很低时，电感的影响可 以忽略：如果导线的电阻很大(例如截面很小的长 铝导线的情形)；外加信号的上升和下降时间很慢。 当导线很短，导线的截面很大时或当所采用的互 连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可 以被忽略，并且所有的寄生电容都可以模拟成接 地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚 度。 边缘场电容：这一模型把导线电容分成两部分： 一个平板电容以及一个边缘电容，后者模拟成一 条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底 耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。 例4.5与4.8表格 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。 平面(平行板)电容： ( 0.1×106 μm2 )×30aF/μm2 = 3pF 边缘电容： 2×( 0.1×106 μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电 容。 耦合电容： C inter = ( 0.1×106 μm )×95 aF/μm2 = 9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。 布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。 采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。 例4.2 金属线的电阻 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻： R wire ＝0.075Ω/□?(0.1?106 μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型 假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时 节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22) 22 +=+=+++?? ? ??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2 rcL 22＝RC DN = τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm) ? (105 μm)2 = 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm) ? (105 μm)2 = 112 μs Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12 aF/μm) ? (105 μm)2 = 4.2 ns 例4.9 RC 与集总C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。 应用Elmore 公式，总传播延时： τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L 假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm 第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。 门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。 开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的) r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比 DSATn n DSATp p DD M V k V k V V ＝ ，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1 例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5 ()()()()()()()() V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感 的。将比值设为3、2.5和2，产生的V M 分别为 1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于 在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点 用来定义V IH 和V IL 。点。 1、 研究模拟集成电路的重要性：（1）首先，MOSFET 的特征尺寸越来越小，本征速度越来 越快；（2）SOC 芯片发展的需求。 2、 模拟设计困难的原因：（1）模拟设计涉及到在速度、功耗、增益、精度、电源电压等多 种因素间进行折衷，而数字电路只需在速度和功耗之间折衷；（2）模拟电路对噪声、串扰和其它干扰比数字电路要敏感得多；（3）器件的二级效应对模拟电路的影响比数字电路要严重得多；（4）高性能模拟电路的设计很少能自动完成，而许多数字电路都是自动综合和布局的。 3、 鲁棒性就是系统的健壮性。它是在异常和危险情况下系统生存的关键。所谓“鲁棒性”， 是指控制系统在一定的参数摄动下，维持某些性能的特性。 4、 版图设计过程：设计规则检查（DRC ）、电气规则检查（ERC ）、一致性校验（LVS ）、RC 分布参数提取 5、 MOS 管正常工作的基本条件是:所有衬源（B 、S ）、衬漏（B 、D ）pn 结必须反偏 6、 沟道为夹断条件： ?GD GS DS T DS GS TH H V =V -≤V V V -V ≥V 7、 （1）截止区：Id=0；Vgs 集成电路分析 集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。 集成电路发展：按规模划分，集成电路的发展已经历了哪几代？ 参考答案： 按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。它的发展遵循摩尔定律 解释欧姆型接触和肖特基型接触。 参考答案： 半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。 如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。 如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。 、集成电路主要有哪些基本制造工艺。 参考答案： 集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。 光刻工艺： 光刻的作用是什么？列举两种常用曝光方式。 参考答案： 光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。 曝光方式：接触式和非接触式 25、简述光刻工艺步骤。 参考答案： 涂光刻胶，曝光，显影，腐蚀，去光刻胶。 26、光刻胶正胶和负胶的区别是什么？ 参考答案： 正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液 中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。常规双极型工艺需要几次光刻？每次光刻分别有什么作用？ 参考答案： 需要六次光刻。第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻 第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻 掺杂工艺： 掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。 参考答案： 掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。 掺杂的方法有：热扩散法掺杂和离子注入法掺杂。与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵， 试述PN结的空间电荷区是如何形成的。 参考答案： 在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。简述CMOS工艺的基本工艺流程（以1×poly，2×metal N阱为例）。 参考答案： 形成N阱区，确定nMOS和pMOS有源区，场和栅氧化，形成多晶硅并刻蚀成图案，P＋扩散，N＋扩散，刻蚀接触孔，沉淀第一金属层并刻蚀成图案，沉淀第二金属层并刻蚀成图案，形成钝化玻璃并刻蚀焊盘。 表面贴装技术：电子电路表面组装技术（Surface Mount Technology，SMT）， 称为表面贴装或表面安装技术。它是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。[1]工艺流程简化为：印刷-------贴片-------焊接-------检修 有源区和场区：有源区：硅片上做有源器件的区域。（就是有些阱区。或者说是采用STI等隔离技术，隔离开的区域）。有源区主要针对MOS而言，不同掺杂可形成n或p型有源区。有源区分为源区和漏区（掺杂类型相同）在进行互联 《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？ ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的？ 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用？ ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应？ 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源？ 7. 对于一个CMOS 反相器的电压传输特性，请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区？ V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 ? Keep capacitances small （减小CL ） ? Increase transistor sizes(增加W/L) ? watch out for self-loading! （会增加CL ） ? Increase VDD (????) V out V in 0.5 11.522.5 Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、l ayout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通 搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰 关于寄生电阻： （1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。 Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦 之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息 1 《模拟集成电路设计原理》期末考试 一．填空题（每空1分，共14分） 1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_较低__的制造成本。 2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来表示电压转换电流的能力。 3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。 4、源跟随器主要应用是起到___电压缓冲器___的作用。 5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。 6、 6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输出的改变。 7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。 8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。 9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容Cin为__ CF（1－A） __。 10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。 二．名词解释（每题3分，共15分） 11、1、阱 解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。 2、亚阈值导电效应 解：实际上，VGS=VTH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当VGS 1.Give a formal or descriptive definition for each of the following terms. （1）、ITRS：International Technology Roadmap for Semiconductor. （2）、Gate-Equivalent：It’s used to measure the basic unit of the complexity of the digital circuit, and based on to complete a circuit function, the number of logic gates are independent of each other.A gate equivalent stands for a unit of measure which allows specifying manufacturing-technology-independent complexity of digital electronic circuit. （3）、Technology Nodes：A Technology Nodes is defined as the ground rules of a process governed by the smallest feature printed in a repetitive array. （4）、Feature size：A single graphic minimal size.The minimum scale in integrated circuit devices.roughly half the length of the smallest transistor. （5）、IC design complexity sources：It contains chip size, power dissipation, heterogeneity, variability and reliability. （6）、Behavioral representation：It represents a design as a black box and describes its outputs in terms of its inputs and times.It indicates no geometrical information or structural information and takes the forms of textual,mathematics,or algorithmic description. （7）、Abstraction hierarchy：Abstraction hierarchies are a human invention designed to assist people in engineering very complex systems by ignoring unnecessary details.A set of interrelated representation levels that allow a system to be represented in varying amounts of detail. （8）、IC design：A design is a set of transformations from one representation of a system to another until a representation that can be fabricated exists.Integrated circuit design involves the creation of electroniccomponents,such as transistors, resistors, capacitors and the metallic interconnect of these components onto a piece of semiconductor, typically silicon. （9）、Synthesis：The process of transforming one representation in the design abstraction hierarchy into another representation. （10）、Refinement：The process of transforming functional representation in the design abstraction hierarchy into geometrical representation.Refinement is a generic 1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。 3.摩尔定律”其主要内容如下： 集成电路的集成度每18个月翻一番/每三年翻两番。 摩尔分析了集成电路迅速发展的原因， 他指出集成度的提高主要是三方面的贡献: （1）特征尺寸不断缩小，大约每3年缩小1.41倍； （2）芯片面积不断增大，大约每3年增大1.5倍； （3）器件和电路结构的改进。 4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。 5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。 6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平 7. 单位增益点. 在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dV out/dVin=1的点 8. “闩锁”现象 在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因 此它处于截止状态。但在一定的外界因素触发下，例如由电源或 输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使 PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就 会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供 大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四 层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象 9. 延迟时间： T pdo ——晶体管本征延迟时间； UL ——最大逻辑摆幅，即最大电源电压； Cg ——扇出栅电容(负载电容)； Cw ——内连线电容； Ip ——晶体管峰值电流。数字集成电路设计_笔记归纳..
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