※ 加法器工作原理※

第十六讲 若干常用中规模组合逻辑电路-加法器
※ 加法器工作原理 ※
Lecture
《数字电子技术基础》

第十六讲 若干常用中规模组合逻辑电路-加法器
█ 加法器概述
两个二进制数之间的算术运算无论是加、减、乘、除， 目前在数字计算机中都是化为若干步加法运算和移位进行 的。因此，加法器是构成算术运算器的基本单元。 目前，常用加法器分类如下：
加 法 器
1位加法器
半加器 全加器
多位加法器
串行进位加法器 超前进位加法器
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第十六讲 若干常用中规模组合逻辑电路-加法器
█ 1位全加器 ◆ 半加器（Half-adder）
若不考虑有来自低位的进位将两个1位二进制数相加， 称为半加。实现半加运算的电路叫做半加器。 半加器的逻辑表达式：
表1 半加器的真值表 输入 A B 0 0 1 1 0 1 0 1 输出 S CO 0 1 1 0 0 0 0 1
? S = AB + AB = A ⊕ B ? ?CO = AB 半加器的逻辑电路及符号：
Σ
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第十六讲 若干常用中规模组合逻辑电路-加法器
◆ 全加器（Full-adder）
将两个多位二进制数相加时，除了最低位以外，每一位 都应考虑来自低位的进位，即将两个对应的加数和来自低位 的进位3个数相加。这种运算称为全加，所用电路称为全加器。
表2 全加器的真值表
输 入 CI A B 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
输 出 S CO 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1
? ?S = A? B? CI + AB? CI + AB? CI + AB? CI ? ? ?CO = A? B + B? CI + A? CI
?S = A⊕ B ⊕ CI 或? ?CO = AB+ CI( A + B)
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第十六讲 若干常用中规模组合逻辑电路-加法器
图1
1位全加器74LS183的逻辑图和惯用图形符号 《数字电子技术基础》

第十六讲 若干常用中规模组合逻辑电路-加法器
█ 1位全加器的Verilog-HDL设计
? S = A ⊕ B ⊕ CI 或? ?CO = AB + CI ( A + B )
and (m1,a,b), (m2,b,cin), (m3,a,cin); xor (s1,a,b), (sum,s1,cin); or (cout,m1,m2,m3); endmodule
//1位全加器设计
module full_add1 (a,b,cin,sum,cout); input a,b,cin; output sum,cout; wire s1,m1,m2,m3;
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█ 多位全加器 ◆ 串行进位加法器
设计思想：依次将低位全加器的进位输出端CO接到高 位全加器的进位输入端CI即可构成多位串行加法器。 【例】4位串行进位加法器电路如下：
CO CO ∑ CI S3 CO ∑ CI S2 CO ∑ CI S1 CO ∑ CI S0
B3 A3
B2 A2
B1 A1
B0 A0
优点：电路简单；缺点：速度慢。
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第十六讲 若干常用中规模组合逻辑电路-加法器
█ 4位串行进位全加器的Verilog-HDL设计
full_add1 f0 (a[0],b[0],cin,sum[0],cin1); module add4_1 full_add1 f1 (sum,cout,a,b,cin); (a[1],b[1],cin1,sum[1],cin2); full_add1 f2 output cout; (a[2],b[2],cin2,sum[2],cin3); output[3:0] sum; full_add1 f3 input[3:0] a,b; (a[3],b[3],cin3,sum[3],cout); input cin; endmodule
//4位串行进位全加器设计 《数字电子技术基础》

第十六讲 若干常用中规模组合逻辑电路-加法器
◆ 超前进位加法器（Carry-Lookahead） 设计思想：为了提高运算速度，须减小 或消除由于进位信号逐级传递所耗费的时间。由 于第i位的进位输入信号 (CI )i 一定能由 Ai ?1 Ai ? 2 K A0 和 Bi ?1Bi ?2 K B0 唯一确定，所以可先得出每一位全 加器的进位输入信号，而无需再从最低位开始向 高位逐级传递进位信号了，这就有效的提高了运 算速度。 采用这种结构形式的加法器为超前进位加法 器(Carry-Lookahead Adder)。
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★ 超前进位加法器设计原理推导
?S = A⊕ B ⊕ CI 已知单个全加器的逻辑为：? ?CO = AB + CI( A + B)
(CI )i = (CO )i ?1
第i位的进位位为： ( CO ) i = Ai B i + ( Ai + B i )( CI ) i Ai B i = G i ;( Ai + B i ) = Pi；则： ( CO ) i = G i + Pi ( CO ) i ? 1 令： 依次代入 展开： 第i位的和为： ( CO ) i = G i + Pi G i ? 1 + Pi Pi ? 1G i ? 2 + K + Pi Pi ? 1 K P1G 0 + Pi Pi ? 1 K P1C 0 (CI )i = (CO )i ?1 S i = Ai ⊕ B i ⊕ ( CI ) i
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第十六讲 若干常用中规模组合逻辑电路-加法器
★ 超前进位加法器示例
下图示出了4位 超前进位加法 器74LS283的电 路图：
图2 74LS283的逻辑电路图
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第十六讲 若干常用中规模组合逻辑电路-加法器
★ 超前进位加法器特点 ※ 4位超前进位加法器74LS283得到和输出仅 需3级门延时，获得进位输出信号仅需2级门延时。 运算时间大大缩短。 ※ 运算时间得以缩短是用增加电路复杂程度 的代价换取的。当加法器的位数增加时，电路的 复杂程度也随之急剧上升。
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第十六讲 若干常用中规模组合逻辑电路-加法器
█ 超前进位加法器的Verilog-HDL设计
//8位超前进位加法器设计
//产生第0位本位和及进位值
module add8_ahead (sum,cout,a,b,cin); output cout; output[7:0] sum; input[7:0] a,b; input cin; wire[7:0] G,P; wire[7:0] C,sum;
assign assign assign assign
G[0]=a[0] & b[0]; P[0]=a[0] | b[0]; C[0]=cin; sum[0]=G[0]^P[0]^C[0];
//产生第1位本位和及进位值 assign G[1]=a[1] & b[1]; assign P[1]=a[1] | b[1]; assign C[1]=G[0] | (P[0]&cin); assign sum[1]=G[1]^P[1]^C[1]; //产生第2位本位和及进位值 assign G[2]=a[2] & b[2]; assign P[2]=a[2] | b[2]; assign C[2]=G[1] | (P[1]&C[1]); assign sum[2]=G[2]^P[2]^C[2];
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第十六讲 若干常用中规模组合逻辑电路-加法器
//产生第3位本位和及进位值
//产生第6位本位和及进位值
assign assign assign assign
G[3]=a[3] & b[3]; P[3]=a[3] | b[3];
assign assign C[3]=G[2] | (P[2]&C[2]); assign sum[3]=G[3]^P[3]^C[3]; assign
G[6]=a[6] & b[6]; P[6]=a[6] | b[6];
C[6]=G[5] | (P[5]&C[5]);
sum[6]=G[6]^P[6]^C[6];
//产生第4位本位和及进位值 assign G[4]=a[4] & b[4]; assign P[4]=a[4] | b[4]; assign C[4]=G[3] | (P[3]&C[3]); assign sum[4]=G[4]^P[4]^C[4]; //产生第5位本位和及进位值 assign G[5]=a[5] & b[5]; assign P[5]=a[5] | b[5]; assign C[5]=G[4] | (P[4]&C[4]); assign sum[5]=G[5]^P[5]^C[5];
//产生第7位本位和及进位值 assign G[7]=a[7] & b[7]; assign P[7]=a[7] | b[7]; assign C[7]=G[6] | (P[6]&C[6]); assign sum[7]=G[7]^P[7]^C[7]; //产生最高位进位输出 assign cout=G[7] | (P[7]&C[7]);
endmodule
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