东华大学可编程asic课后实验报告答案赵曙光

可编程ASIC技术实验报告

学号：何足道

姓名：何足道

班级：自动化null

老师：赵曙光

实验一

实验要求：用持续赋值语句描述一个4选1数据选择器。程序代码：

module e(out,in0,in1,in2,in3,sel);

output out;

input in0,in1,in2,in3;

input[1:0] sel;

reg out;

assign sel=in0&in1&in2&in3;

case(sel)

2'b00: out=in0;

2'b01: out=in1;

2'b10: out=in2;

2'b11: out=in3;

default: out=2'bx;

endcase

endmodule

实验结果：

实验二

实验要求：用行为语句设计一个8位计数器，每次在时钟的上升沿，计数器加1，当计数器溢出时，自动从零开始重新计数。另外，计数器有同步复位端。

程序代码：

module e(out,data,load,reset,clk);

output[7:0] out;

input[7:0] data;

input load,clk,reset;

reg[7:0] out;

always @(posedge clk) //clk上升沿触发

begin

if(!reset) out=8'h00; //同步清0，低电平有效

else if(load) out=data; //同步预置

else out=out+1; //计数

end

endmodule

实验结果：

实验三

实验要求：设计一个4位移位寄存器。程序代码：

module e(out_data,in_data,clk,clr);

output[3:0] out_data;

input[3:0] in_data;

input clk,clr;

reg[3:0] out_data;

always @(posedge clk or posedge clr)

begin

if(clr) out_data <=0;

end

endmodule

实验结果：

实验四

实验要求：设计一个n位加法器程序代码：

module yt(cout,sum,a,b,cin); parameter y=9;

output[y:0] sum;

output cout;

input[y:0] a,b;

input cin;

reg[y:0] sum;

reg cout;

always @ ( a or b or cin )

begin

{cout,sum}=a+b+cin;

end

endmodule

实验结果：

实验五

实验要求：设计一个4位减法器

程序代码：

module yt(d, q,clk, a,clear, load, up_down, qd); input[3:0] d;

input[3:0] q;

input clk,clear,load,up_down,a;

output[7:0] qd;

reg[7:0] cnt;

assign qd=cnt;

always @ (up_down)

begin

if(!clear) c nt=8'h00; //同步清0，低电平有效

else if(load) cnt=d; //同步预置

else if(up_down) cnt=d+q;//加法

else if(a) cnt=d*q;//乘法

else cnt=d-q; //减法

end

endmodule

实验结果：

实验六

实验要求：4位乘法器

程序代码：

module yt(d, q,clk, a,clear, load, up_down, qd); input[3:0] d;

input[3:0] q;

input clk,clear,load,up_down,a;

output[7:0] qd;

reg[7:0] cnt;

assign qd=cnt;

always @ (up_down)

begin

if(!clear) c nt=8'h00; //同步清0，低电平有效else if(load) cnt=d; //同步预置

else if(up_down) cnt=d+q;//加法

else if(a) cnt=d*q;//乘法

else cnt=d-q; //减法

end

endmodule

实验结果：

实验七

实验要求：设计实现一个功能类似74LS160的电路。程序代码：

module ooo(out,data,load,reset,clk);

output[9:0] out;

input[9:0] data;

input load,clk,reset;

reg[9:0] out;

always @(posedge clk)

begin

if(!reset) out=8'h00;

else if(!(out-9)) out=8'h00;

else if(load) out=data;

else out=out+1;

end

endmodule

实验结果：

实验八

实验要求：设计一个“1101”序列检测器。程序代码：

module qwe(a,F,clk);

input a,clk;

output F;

reg b,c,d,F;

always @(posedge clk)

begin

b<=a;

c<=b;

d<=c;

F=d&c&(!b)&a;

end

endmodule

实验九

实验要求：设计一个加法器，实现sum=a0+a1+a2+a3，a0、a1、a2、a3宽度都是8位。如用下面两种方法实现，哪种方法更好一些。

（1）sum=((a0+a1)+a2)+a3

（2）sum=(a0+a1)+(a2+a3)

程序代码：

module yyy(cout,sum,ina,inb,inc,ind,cin,clk);

output[7:0] sum;

output cout;

input[7:0] ina,inb,inc,ind;

input cin,clk;

reg[7:0] tempa,tempb,tempd,tempe,sum;

reg cout;

reg tempc;

always @(posedge clk)

begin tempa=ina; tempb=inb; tempd=inc;tempe=ind; tempc=cin;

end

always @(posedge clk)

begin {cout,sum}=tempa+tempb+tempc+tempd+tempe; end endmodule

2

module qwe(sum,sum2,sum3,cout,cout2,cout3,b,a,c,d,cin,clk); output[7:0] sum,sum2,sum3;

output cout,cout2,cout3;

input[7:0] a,b,c,d;

input cin,clk;

reg sum,sum2,sum3;

always @(posedge clk)

sum=a+b+cin;

always @(posedge clk)

sum2=c+d+cin;

always @(posedge clk)

sum3=sum+sum2;

endmodule

实验结果：

实验十

实验要求：用流水线技术对上例中的sum=((a0+a1)+a2)+a3

的实现方式进行优化，对比最高工作频率。

程序代码：

module yyy(cout,sum,ina,inb,inc,ind,cin,clk);

output[8:0] sum;

output cout;

input[7:0] ina,inb,inc,ind;

input cin,clk;

reg[7:0] tempa,tempb,tempc,tempd,sum;

reg tempci,firstco,secondco,thirdco, cout;

reg[1:0] firsts, thirda,thirdb, thirdc, thirdd;

reg[3:0] seconda, secondb, secondc, secondd, seconds;

reg[5:0] firsta, firstb,firstc,firstd, thirds;

always @(posedge clk)

begin tempa=ina; tempb=inb; tempc=inc; tempd=ind;tempci=cin; end

always @(posedge clk)

begin

{firstco,firsts}=tempa[1:0]+tempb[1:0]+tempc[1:0]+tempd[1:0]+tempci; firsta=tempa[7:2]; firstb=tempb[7:2]; firstc=tempc[7:2];

firstd=tempd[7:2];

end

always @(posedge clk)

begin

{secondco,seconds}={firsta[1:0]+firstb[1:0]++firstc[1:0]+firstd[1:0]+firstco ,firsts};

seconda=firsta[5:2]; secondb=firstb[5:2]; secondc=firstc[5:2]; secondd=firstd[5:2]; end

always @(posedge clk)

begin

{thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondc[1:0]+secondd[1:0] +secondco,seconds};

thirda=seconda[3:2];thirdb=secondb[3:2]; thirdc=secondc[3:2];

thirdd=secondd[3:2];

end

always @(posedge clk)

begin

{cout,sum}={thirda[1:0]+thirdb[1:0]+thirdc[1:0]+thirdd[1:0]+thirdco,third s};

end

endmodule

实验结果：

实现流水线

最高频率