多功能数字钟的设计及制作

多功能数字钟的设计及制作

1.设计分析

本次设计的数字钟具有校时功能。我们需要在先设计一个基本的数字钟，然后在此基础上增加校时电路。一个基本的数字钟由三个部分组成：秒脉冲产生电路，计数电路，译码显示电路，然后就是加上校时电路，一个四部分构成了本次设计的多功能数字钟，其总体方框图如图1-1

图1-1 总体方框图

2.设计内容

2.1秒脉冲产生部分

本设计使用由555定时器构成的多谐振荡器来产生1HZ的信号。虽然此振荡器没有石英晶体稳定度和精确度高，由于设计简单而成为了设计时的首选。只要在555定时器电路外部配上两个电阻及两个电容元件，并将某些引脚相连，就可以方便地构成多谐振荡器。555定时器是数字脉冲产生的核心芯片，所以在了解其原理之前，我们需了解555定时器。555定时器逻辑符号如图2-1所示：

图2-1 555定时器逻辑符号

管脚功能如表2-1所示：

图2-2 秒脉冲电路

根据原理和元件图，结合一阶电路暂态过程的三要素法，可以计算出充放电的时

间，两者相加即为脉冲周期，脉冲周期的倒数即为脉冲频率。

充电过程的方程式： 2/3Vcc=Vcc+（1/3Vcc-Vcc）e（t1/RC）

t1=(R1+R2)C*㏑2=0.7（R1+R2）C

放电过程的方程式： 1/3Vcc=0+（2/3Vcc-0）e（t1/RC）

t2=R2*C㏑2=0.7R2*C

脉冲周期为： t=t1+t2=0.7（R1+2R2）C

脉冲频率为： f=1/t=1.43/（R1+2R2）C

令R1=15k，R2=68k，C=0. 01F，（其中0.01F的电容的作用是防干扰的）

代入数据，计算得，f=0.94HZ≈1HZ

基本满足实验要求。

2.2计数部分

计数部分的核心芯片是74LS9074LS90是二---五---十进制异步计数器。它有两个时钟输入CKA和CKB，其中,CPA和Q0组成一位二进制计数器，CKB和Q1Q2Q3组成五进制计数器，若将Q0与CKB相连接，时钟脉冲从CKA输入，则构成了84212BCD码十进制计数器。74LS具有异步清零和异步置九的功能。当R0全是高电平，R9至少有一个为低电平时，实现异步清零。当R0至少有一个低电平，R9全是高电平时，实现异步置九。当R0，R9都有低电平时，实现计数功能。所以74LS90有两个清零端R0（1）、R0（2），两个置数端R9（1）、R9（2）。其逻辑符号如图2-3和功能表如表2-2如下：

图2-3 74LS90逻辑符号

对于设计所需的60进制和12进制，通过下图的六个74LS90级联和内部的反馈清零达到要求。在六十进制的秒分计数(如图2-4所示)中，它们的个位只需将Q0与CPB相连接，时钟脉冲从CPA输入，则构成了84212BCD码十进制计数器，R0、R9均接地，这样便可以实现0000,0001,0010，…1001,0000…十进制循环计数；而它们的十位，当出现0110时通过Q2，Q1分别接到R0（1），R0（2），来

实现反馈清零，同样将Q0与CPB相连接，R9接地，这样便实现了0000，0001，0010，… 0101,0110→0000,0001…六进制循环计数，而个位与十位的级联，是从个位的Q3接到十位的CPB上，当十位的1001→0000时，Q3刚好产生下降的单脉冲，作为十位的触发脉冲，起到进位的效果；而秒到分的级联，是将秒十位的Q2接到分十位的CPB，当秒十位的0101,0110→0000时，Q2刚好产生下降的单脉冲作为分个位的触发脉冲。分十位到十个位的级联同理。

表2-2 74LS90功能表

图2-4 六十进制计数电路

至于时实现12进制（如图2-5所示），需将十位和个位的R0（1）R0（2）分别相连，然后将十位的Q0接到R0（1），个位的Q1接到R0（2），当十位为0001，个位为0010，即为12时，十位的Q0和个位的Q1均为1，反馈到R0上清零，从而使时的计数实现十二进制计数，0000 0000,0000 0001,0000 0010，…，0001 0001,0001 0010→0000 0000，…循环计数。

图2-5 12进制计数电路

2.3译码显示电路

本部分的电路主要由74LS48译码器和七段共阴数码管构成。

2.3.1译码器

译码器是一个多输入，多输出的组合逻辑电路。它的工作是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换，终端的数字显示，还用于数字分配，存储器寻址和结合控制信号等。本设计中是用于数字的显示，用的是共阴极译码器74LS48（如图2-6所示）。74LS48是七段显示译码器输出高电平有效，具有锁存、译码、消隐功能，通常用来驱动数码管，7448的功能表如表2-3所示，它有3个辅助控制端LT、RBI、BI/RBO,现简要说明如下：

1.灭灯输入BI/RBO

BI/RBO是特殊控制端，有时作为输入，有时作为输出。当BI/RBO作输入使用且BI＝0时，无论其它输入端是什么电平，所有各段输入a～g均为0，所以字形熄灭。

2. 试灯输入LT

当LT＝0时，BI/RBO是输出端，且RBO＝1，此时无论其它输入端是什么状态，所有各段输出a～g均为1,显示字形8。该输入端常用于检查7488本身及显示器的好坏。

3.动态灭零输入RBI

当LT＝1，RBI＝0且输入代码DCBA＝0000时，各段输出a～g均为低电平，与BCD码相应的字形熄灭，故称“灭零”。利用LT=1与RBI=0可以实现某一位的“消隐”。此时BI/RBO是输出端，且RBO=0。

图2-6 74LS48逻辑符号图

4. 动态灭零输出RBO

BI/RBO作为输出使用时，受控于LT和RBI。当LT＝1且RBI＝0，输入代码DCBA=0000时，RBO=0；若LT=0或者LT＝1且RBI＝1，则RBO=1。该端主要用于显示多位数字时，多个译码器之间的连接。

从功能表（表2-3）还可看出，对输入代码0000，译码条件是：LT和RBI同时等于1，而对其它输入代码则仅要求LT＝1，这时候，译码器各段a～g输出的电平是由输入BCD码决定的，并且满足显示字形的要求。

表2-3 74LS48功能表

2.3.2数码管

数码管根据内部连接的不同分为共阴和共阳数码管。七段共阴数码管就是七个led并联在一个公共的地上，另外的一端分别为a,b,c,d,e,f,g（如图2-8所示），其中的一端如果加高电平，就能使对应的led亮；而七段共阳数码管则是七个led并联在一个公共的Vcc上，另外的一端分别为a,b,c,d,e,f,g（如图2-9所示），其中的一端如果加底电平，就能使对应的led亮；对于七段共阴数码管而言，七个led是排成一个“8”（如图3-7所示），我们可以使a,b,c,d,e,f,g分别赋高电平或低电平，不同的组合可以使不同组合的灯亮，即通过一个7位的二进制电平信号就可以显示出想要的结果。显示数字0-9的led组合如图3-10所示

图2-7 管脚图图2-8 共阴数码管图2-9 共阳数码管

图2-10 数码管显示0-9

每个数字对应的二进制码如图2-10所示。然而，在实际的电路设计中，由处理器完成译码功能再输出一个7位的二进制信号是非常浪费空间和影响效率的。因此，一般采取用7段数码管与译码器相结合的方法来解决这个问题。

2.4校时电路

2.4.1方案一：

如图2-11所示，当S1没有闭合时，S1上端为高电平，经过如图所示的与非门最后到CKB的还是秒进位脉冲，从而不影响时钟正常运行；而当S1闭合时，S1上端为低电平，经过上述的与非门，使CKB接受到了校时脉冲，可以实现连续校时，则能产生单脉冲，实现逐步校时。这个方案中会用到74LS00与非门芯片，其管脚图如图，由四个相互独立的两输入与非门构成。其中与非门的真值表如表3-4所示。

表2-4 与非门真值表

2.4.2方案二

如图3-12所示，只需要两个单刀双掷开关即可实现，开关始终接通的端口与下一需要输入的端口相连，开关的两个选择一个连接正常进位的脉冲输出端，另外一端则直接与脉冲源连接。当开关位于正常进位脉冲输出端时，整个电路正常工作，当开关位于直接连接脉冲源端时，分或时不再受进位脉冲的影响，而直接受脉冲源控制，从而完成校时的功能。

2.4.3方案的比较

方案一，实现校时功能的时候操作简单，同时校时的时候没有影响进位脉冲，但是电路较为复杂，需要用到与非门芯片；方案二，电路简单，使用的元器件较少，没有用到与非门芯片，但是只能实现逐步校时，同时在校时的时候会影响进位脉冲。本次设计考虑到功能实现的完整性，选取方案一。

图2-11 校时电路1

图2-12 校时电路2

2.5总体方案

通过上述四个部分的共同作用可实现多功能数字钟的各个功能，总的仿真电路如图3-13所示：

图2-13 整体设计仿真图

3.组装及调试

在这次多功能数字钟的设计过程中，我们遇到了很多问题，经过我们全组同学的共同努力，将问题一一解决，完成了这次的设计，并达到预期的效果。

1.在第一次连电路时，我们没有按照模块化的方法连电路，最后把整个电路连

出来了，没有出来结果，这时候才发现排查起来很困难，最后我们汲取教训，

重新调整策略，采取边连线边调试的方法，首先，我们接好秒脉冲产生电路，然后就接在秒个位显示电路上，看是否是从0—9逐个显示，然后连其他的五位数码显示，分别接到秒脉冲上，检验，如果没有出现预期的结果，就排查那个部分的电路，然后把这六个级联，最后才练校时电路，这样连线的好处在于出错的几率小，即使出错了也容易排查。

2.在检验秒个位的计数时，发现计数明显过快，怀疑是555计数器脉冲产生电

路出问题，然后锁定脉冲产生电路逐个检查，发现电容C用错了，换上正确的电容C，检验出现预期的结果。

3.在连校时电路完成之后，发现开关没有起到校时的作用，经过我们仔细排查，

发现74LS00的Vcc没有接到电源上，接上之后出现了预期的结果。

4.另外在连线的时候，应该注意布线，清晰条理的布线可以让我们排查的时候

事半功倍。

4.方案的分析

本方案采用74LS90计数器，来实现12进制和60进制，接线较为简单，没有用逻辑门电路，校时电路虽然电路比较复杂，但是实现了比较好的实现了校时功能，至于秒脉冲产生电路，由于用555定时器构成的多谐振荡器，其稳定性和精确度都不高，再加上校时脉冲和秒脉冲均用的是这个电路，更增加了干扰因素。因此，本设计的实现效果不是很理想，当两个脉冲都接到555的输出，秒个位会跳变。如果实验条件允许，可以做两个555定时器构成的多谐振荡器，或者采用石英晶体振荡器，在经过分频电路，产生稳定性好，准确度高的脉冲信号。对于本实验，我们可以扩展一下，再加上一个整点报时电路，那我们就真的实实在在

的掌握了多功能数字钟的设计。

5.总结与体会

数字钟的设计涉及到电路基础，模拟电子及数字电子技术，绝大部分是数字部分的逻辑电路、计数器、译码显示、555定时器等基本原理。数字钟是典型的时序逻辑电路，包括二进制，六进制，六十进制，十二进制的概念。数字钟的设计与制作可以进一步加深对数字电路的了解，本次课程设计的目的在于，有效地让我们把平时的所学理论知识与实际操作相结合，在理论和实验教学基础上进一步巩固易学基本理论及应用知识并加以综合提高，学会将知识应用于实际的方法，提高分析和解决问题的能力。通过这次的课程设计，让我学到了很多东西：

1.要抱有一个良好的心态，不管遇到的题目有多难，都要有自信；

2.要运用正确的方法，要学会利用互联网和书籍寻找有用的资源，要耐心的寻找资料，有条理重组材料，为我所用；

3.我还学会了团队合作，往往完成一件工程，只凭一个人的力量是不够的，遇到问题，应该集思广益；

4.理论与实际往往存在差异，连出来的电路没有仿真电路那么理想，现实中有许多干扰因素。

所有的心得体会势必对我以后的学习和工作有所帮助，衷心感谢学校给我们课程设计的机会和石老师的耐心指导。

参考文献

[1]阎石.数字电子技术基础（第五版）.北京：高等教育出版社，2006

[2]康光华.电子技术基础（第五版）.北京：高等教育出版社，2006

[3]伍时和. 数字电子技术基础（第一版）.北京：清华大学出版社，2009

[4] 吴友宇. 模拟电子技术基础（第一版）.北京：清华大学出版社，2009

[5]邱关源.电路（第五版）.北京：高等教育出版社，2006

附录

附表1.元器件清单

附图1. 74LS00管脚图