华科_HUST_微机原理_类MIPS单周期微处理器设计_实验报告

微机原理实验报告

学号

姓名华中科技大学

专业通信1301

指导教师罗杰

院（系、所）电信学院

类MIPS单周期微处理器设计

一．实验目的

1.了解微处理器的基本结构。

2.掌握哈佛结构的计算机工作原理。

3.学会设计简单的微处理器。

4.了解软件控制硬件工作的基本原理。

二．实验任务

利用HDL语言，基于Xilinx FPGA nexys4实验平台，设计一个能够执行以下MIPS指令集的单周期类MIPS处理器，要求完成所有支持指令的功能仿真，验证指令执行的正确性，要求编写汇编程序将本人学号的ASCII码存入RAM的连续内存区域。

（1）支持基本的算术逻辑运算如add，sub，and，or，slt，andi指令

（2）支持基本的内存操作如lw，sw指令

（3）支持基本的程序控制如beq，j指令

三．各模块实现原理

1.指令存储器设计

指令存储器为ROM类型的存储器，为单一输出指令的存储器。设置一个程序计数器指针PC指向指令存储器，当时钟上升沿到来时，取出PC所指的指令，当时钟的下降沿到来时，修改PC的值，使其指向下一条要执行的指令。因此其对外的接口为clk、存储器地址输入信号（指令指针）以及数据输出信号（指令）。在本实验中调用ISE提供的IP核进行设计，设定的指令存储器大小为128字。

指令存储器模块在顶层模块中被调用。输入为指令指针（PC）与时钟信号（clkin），输出为32位的机器指令，并将输出的机器指令送到后续的寄存器组模块、控制器模块、立即数符号扩展模块进行相应的处理。

2.数据存储器设计

数据存储器为RAM类型的存储器，并且需要独立的读写信号控制。因此其对外的接口为clk、we、datain、addr；输出信号为dataout。当时钟上升沿到来时，如果写信号（we）为真，根据addr所表示的地址找到对应的存储单元，并将输入的数据（datain）写到对应的存储单元中；如果写信号为假，则根据addr所表示的地址，将对应存储单元的数据送到输出端（dataout）。在本实验中调用ISE提供的IP核进行设计，设定的数据存储器大小为64字。

数据存储器模块在顶层模块中被调用。输入的时钟信号来自于顶层模块的clkin，addr 信号来自于ALU单元的输出端（对基地址与偏移量执行加操作），datain来自于寄存器组的第二个数据输出端（Rtdata），而控制信号we则来自于控制器对指令的译码。输出数据dataout通过一个选择器（MUX3）决定是否写入到相应的寄存器。

3.寄存器组设计

寄存器组是指令操作的主要对象，MIPS中一共有32个32位寄存器。在指令的操作过程中需要区分Rs、Rt、Rd的地址和数据，并且Rd的数据只有在寄存器写信号有效时才能够写入，因此该模块的输入为clk、RegWriteData、RegWriteAddr、RegWriteEn、RsAddr、RtAddr 和reset，输出信号为RsData和RtData。由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData必须输出0，否则输出相应地址寄存器数据。另外，当RegWriteEn

信号有效时，数据应该写入RegWriteAddr寄存器，并且每次复位时所有寄存器都清零。

寄存器组模块在顶层模块中被调用。clk信号来自于顶层模块的clkin，reset信号来自于顶层模块的reset，RegWriteData来自于ALU单元的运算结果输出端或者是数据存储器的输出端（通过一个选择器MUX3进行选择），RegWriteAddr、RsAddr、RtAddr来自于指令的对应位，RegWriteEn来自于控制器对指令的译码。输出信号Rsdata与Rtdata则分别来自于Rsaddr与Rtaddr对应的寄存器。

代码如下：

module regFile(

input clk,

input reset,

input [31:0] regWriteData,

input [4:0] regWriteAddr,

input regWriteEn,

output [31:0] RsData,

output [31:0] RtData,

input [4:0] RsAddr,

input [4:0] RtAddr

);

reg[31:0] regs[0:31];

assign RsData = (RsAddr == 5'b0)?32'b0:regs[RsAddr];

assign RtData = (RtAddr == 5'b0)?32'b0:regs[RtAddr];

integer i;

always @(posedge clk)

begin

if(!reset)

begin

if(regWriteEn==1)

begin

regs[regWriteAddr]=regWriteData;

end

end

else

begin

for(i=0;i<31;i=i+1)

regs[i]=0;

regs[31]=32'hffffffff;

end

end

endmodule

4.ALU设计

在这个简单的MIPS指令集中，微处理器支持的add、sub、and、or和slt运算指令，需要利用ALU单元实现运算，同时数据存储指令sw和lw也需要通过ALU单元计算存储器地

址，条件跳转指令beq需要ALU来比较两个寄存器是否相等。所有这些指令包含的操作为加、减、与、或和小于设置5钟不同的操作。

该模块根据输入控制信号对输入数据进行相应的操作，并获得输出结果以及零标识，由于MIPS处理器ALU单元利用4根输入控制信线的译码决定执行何种操作，于是该操作的输入接口为input1、input2和aluCtr，输出端口为zero和aluRes。

ALU模块在顶层模块被调用。input1来自于寄存器组模块输出信号Rsdata，input2来自于寄存器组模块输出信号Rtdata或者是立即数符号扩展模块的输出信号（通过一个选择器MUX2进行选择），aluCtr来自于aluctr模块的输出端。aluRes与zero为ALU单元的运算结果，其中zero主要用于beq指令。

代码如下：

module ALU(

input [31:0] input1,

input [31:0] input2,

input [3:0] aluCtr,

output [31:0] aluRes,

output zero

);

reg zero;

reg[31:0] aluRes;

always @(input1 or input2 or aluCtr)

begin

case(aluCtr)

4'b0110:

begin

aluRes=input1-input2;

if(aluRes==0)

zero=1;

else

zero=0;

end

4'b0010:

aluRes=input1+input2;

4'b0000:

aluRes=input1&input2;

4'b0001:

aluRes=input1|input2;

4'b1100:

aluRes=~(input1|input2);

4'b0111:

begin

if(input1

aluRes = 1;

end

default:

aluRes = 0;

endcase

end

endmodule

5.ALU控制设计

ALU单元对应的5种操作的编码。

MIPS指令中具有6位操作码，如果为R型指令，进一步采用6位功能码来表示R型指令的具体操作。由于设计的微处理器支持的运算类指令全部为R型指令，因此可以通过对R 型指令的6位功能码编码产生ALU的4为控制信号。但是lw、sw以及beq、j型指令没有功能码，因此需要区分指令的类型。由于只有三类指令需要ALU单元，因此可以采用两位二进制码对指令的ALU操作类型进行编码。指令的ALU操作类型编码由指令译码器产生。

通过2位操作类型码以及6位指令功能码就可以产生ALU单元的4位控制信号。

因此该模块的主要功能就是根据译码控制单元产生的2位操作码以及6位功能码产生4位ALU控制信号，因此输入信号为aluop（2位）、funct（6位），输出信号为aluctr（4位）。ALU控制模块在顶层模块被调用。aluop来自于控制器对指令的6位opcode的译码，而funct 来自于指令的后6位。

module aluctr(

input [1:0] ALUOp,

input [5:0] funct,

output [3:0] ALUCtr

);

reg[3:0] ALUCtr;

always @(ALUOp or funct)

casex({ALUOp,funct})

8'b00xxxxxx:ALUCtr=4'b0010;

8'b01xxxxxx:ALUCtr=4'b0110;

8'b11xxxxxx:ALUCtr=4'b0000;

8'b10xx0000:ALUCtr=4'b0010;

8'b10xx0010:ALUCtr=4'b0110;

8'b10xx0100:ALUCtr=4'b0000;

8'b10xx0101:ALUCtr=4'b0001;

8'b10xx1010:ALUCtr=4'b0111;

endcase

endmodule

6.控制器设计

控制器输入为指令的opCode字段，即操作码。操作码经过主控制单元的译码，给ALUCtrl、Data Memory、Registers、Muxs等部件输出正确的控制信号。

该模块在顶层模块中被调用，输入的opcode来自于指令的前6位，而输出信号aluSrc、MemToReg、RegWrite、MemRead、MemWrite、branch、aluop和jmp则是对6位opcode的译码。译码结果在此不做说明。

代码如下：

module ctr(

input [5:0] opCode,

output regDst,

output aluSrc,

output memToReg,

output regWrite,

output memRead,

output memWrite,

output branch,

output [1:0] aluop,

output jmp

);

reg regDst;

reg aluSrc;

reg memToReg;

reg regWrite;

reg memRead;

reg memWrite;

reg branch;

reg[1:0] aluop;

reg jmp; always @(opCode) begin

case(opCode)

6'b000010://jmp

begin

regDst=0;

aluSrc=0;

memToReg=0;

regWrite=0;

memRead=0;

memWrite=0;

branch=0;

aluop=2'b00;

jmp=1;

end

6'b000000://R

begin

regDst=1;

aluSrc=0;

memToReg=0;

regWrite=1;

memRead=0;

memWrite=0;

branch=0;

aluop=2'b10;

jmp=0;

end

6'b100011://lw

begin

regDst=0;

aluSrc=1;

memToReg=1;

regWrite=1;

memRead=1;

memWrite=0;

branch=0;

aluop=2'b00;

jmp=0;

end

6'b101011://sw begin

regDst=0;

aluSrc=1; memToReg=0; regWrite=0; memRead=0; memWrite=1; branch=0;

aluop=2'b00;

jmp=0;

end

6'b000100://beq begin

regDst=0;

aluSrc=0; memToReg=0; regWrite=0; memRead=0; memWrite=0; branch=1;

aluop=2'b01;

jmp=0;

end

6'b001100://andi begin

regDst=0;

aluSrc=1; memToReg=0; regWrite=1; memRead=0; memWrite=0; branch=0;

aluop=2'b11;

jmp=0;

end

default:

begin

regDst=0;

aluSrc=0;

memToReg=0;

regWrite=0;

memRead=0;

memWrite=0;

branch=0;

aluop=2'b00;

jmp=0;

end

endcase

end

endmodule

7.立即数符号扩展模块设计

对于I型指令，将指令的低十六位作为立即数符号扩展模块的输入inst[15:0],如果十六位立即数的最高位（即符号位）为1，则在inst[15:15]前面补16个1，如果为0，则在前面补16个0。然后将符号扩展之后的data[31:0]通过一个选择器（即MUX2）输送到ALU 单元的第二个源操作数输入端（即input2）。

代码如下：

module signext(

input [15:0] inst,

output [31:0] data

);

assign data=inst[15:15]?{16'hffff,inst}:{16'h0000,inst};

endmodule

8.顶层设计

顶层模块需要将前面的多个模块实例化后，通过导线以及多路复用器将各个部件连接起来，并且在时钟的控制下修改PC的值，PC是一个32位的寄存器，每个时钟沿自动增加4。

多路复用器MUX直接通过三目运算符实现，例如

assign OUT = SEL ? INPUT1 : INPUT2;

其中，OUT、SEL、INPUT1和INPUT2都是预先定义的信号。

代码如下：

module top(

input clkin,

input reset

);

reg[31:0] pc,add4;

wire choose4;

wire[31:0] expand2,mux2,mux3,mux4,mux5,address,jmpaddr,inst;

wire[4:0] mux1;

//wire for controller

wire reg_dst,jmp,branch,memread,memwrite,memtoreg;

wire[1:0] aluop;

wire alu_src,regwrite;

//wire for aluunit

wire zero;

wire[31:0] aluRes;

//wire for aluctr

wire[3:0] aluCtr;

//wire for memory

wire[31:0] memreaddata;

//wire for register

wire[31:0] RsData,RtData;

//wireforext

wire[31:0] expand;

always @(negedge clkin)

begin

if(!reset) begin

pc=mux5;

add4=pc+4;

end

else begin

pc=32'b0;

add4=32'h4;

end

end

ctr mainctr(

.opCode(inst[31:26]),

.regDst(reg_dst),

.aluSrc(alu_scr),

.memToReg(memtoreg),

.regWrite(regwrite),

.memRead(memread),

.memWrite(memwrite),

.branch(branch),

.aluop(aluop),

.jmp(jmp));

ALU alu(.input1(RsData),

.input2(mux2),

.aluCtr(aluCtr),

.zero(zero),

.aluRes(aluRes));

aluctr aluctr1(.ALUOp(aluop), .funct(inst[5:0]),

.ALUCtr(aluCtr));

dram dmem(

.a(aluRes[7:2]),

.d(RtData),

.clk(!clkin),

.we(memwrite),

.spo(memreaddata)

);

irom_number imem(

.a(pc[8:2]),

.clk(clkin),

.spo(inst)

);

regFile regfile(

.RsAddr(inst[25:21]),

.RtAddr(inst[20:16]),

.clk(!clkin),

.reset(reset),

.regWriteAddr(mux1),

.regWriteData(mux3),

.regWriteEn(regwrite),

.RsData(RsData),

.RtData(RtData)

);

signext signext(.inst(inst[15:0]),.data(expand));

assign mux1=reg_dst?inst[15:11]:inst[20:16];

assign mux2=alu_scr?expand:RtData;

assign mux3=memtoreg?memreaddata:aluRes;

assign mux4=choose4?address:add4;

assign mux5=jmp?jmpaddr:mux4;

assign choose4=branch&zero;

assign expand2=expand<<2;

assign jmpaddr={add4[31:28],inst[25:0],2'b00};

assign address=pc+expand2;

endmodule

四．ROM程序设计

本程序的目的是将自己学号的ASCII码存储到数据存储器中。每个字存储一个ASCII 码。汇编程序代码如下：

main:

addi $2,$0,85 #U

sw $2,0($3)

addi $2,$0,50 #2

sw $2,4($3)

addi $2,$0,48 #0

sw $2,8($3)

addi $2,$0,49 #1

sw $2,12($3)

addi $2,$0,51 #3

sw $2,16($3)

addi $2,$0,49 #1

sw $2,20($3)

addi $2,$0,51 #3

sw $2,24($3)

addi $2,$0,54 #6

sw $2,28($3)

addi $2,$0,53 #5

sw $2,32($3)

addi $2,$0,49 #1

sw $2,36($3)

j main

对应的机器码为：

MEMORY_INITIALIZATION_RADIX=16;

MEMORY_INITIALIZATION_VECTOR=

20020055,

ac620000,

20020032,

ac620004,

20020030,

ac620008,

20020031,

ac62000c,

20020033,

ac620010,

20020031,

ac620014,

20020033,

ac620018,

20020036,

ac62001c,

20020035,

ac620020,

20020031,

ac620024,

08100000,

特别值得注意的有两点：一是寄存器组中的$1号寄存器被系统占用，在编写汇编代码时不可使用，否则Qtspim会报错；二是机器码的最后一条指令是跳转到程序入口main处，应将机器码改为08100000。

把coe文件导入irom中，如下图所示：

四.模块仿真

1.寄存器组仿真：

代码如下:

module regsim;

// Inputs

reg clk;

reg reset;

reg [31:0] regWriteData;

reg [4:0] regWriteAddr;

reg regWriteEn;

reg [4:0] RsAddr;

reg [4:0] RtAddr;

// Outputs

wire [31:0] RsData;

wire [31:0] RtData;

// Instantiate the Unit Under Test (UUT)

regFile uut (

.clk(clk),

.reset(reset),

.regWriteData(regWriteData),

.regWriteAddr(regWriteAddr),

.regWriteEn(regWriteEn),

.RsData(RsData),

.RtData(RtData),

.RsAddr(RsAddr),

.RtAddr(RtAddr)

);

integer i;

initial begin

// Initialize Inputs

clk = 0;

reset = 0;

regWriteData = 0;

regWriteAddr = 0;

regWriteEn = 0;

RsAddr = 0;

RtAddr = 0;

// Wait 100 ns for global reset to finish

#100;

// Add stimulus here

regWriteData=32'h55aaaa55;

regWriteEn=1;

reset=1;

#100;

reset=0;

end

parameter PERIOD = 20;

always begin

clk = 1'b0;

#(PERIOD/2) clk = 1'b1;

#(PERIOD/2);

end

always begin

for(i = 31; i>= 1; i=i-1) begin

regWriteAddr = i;

RsAddr=i;

#PERIOD;

end

end

Endmodule

结果如下:

Reset高电平下输出为0，Reset无效后，正常输入和输出数据，Reset正常工作。

第一次for循环的地址范围输出数据在低电平时输出0，高电平输出0x55aaaa55，如图所示，说明数据是在时钟上升沿写入，之后输出的数据与写入的数据相同，数据都保存在了寄存器组中，工作正常。

2.控制器仿真：

代码如下:

如下：

module ctrsim;

// Inputs

reg [5:0] opCode;

// Outputs

wire regDst;

wire aluSrc;

wire memToReg;

wire regWrite;

wire memRead;

wire memWrite;

wire branch;

wire [1:0] aluop;

wire jmp;

// Instantiate the Unit Under Test (UUT)

ctr uut (

.opCode(opCode),

.regDst(regDst),

.aluSrc(aluSrc),

.memToReg(memToReg),

.regWrite(regWrite),

.memRead(memRead),

.memWrite(memWrite),

.branch(branch),

.aluop(aluop),

.jmp(jmp)

);

initial begin

// Initialize Inputs

opCode = 0;

// Wait 100 ns for global reset to finish

#100;

opCode=6'b000010;//jump

#100;

opCode=6'b000000;//R

#100;

opCode=6'b100011;//lw

#100;

opCode=6'b101011;//sw

#100;

opCode=6'b000100;

end

Endmodule

结果如下,对比之前的表格，工作正常。

3.顶层仿真：

代码如下:

module topsim;

// Inputs

reg clkin;

reg reset;

// Instantiate the Unit Under Test (UUT)

top uut (

.clkin(clkin),

.reset(reset)

);

initial begin

// Initialize Inputs

clkin = 0;

reset = 0;

// Add stimulus here

#100;

reset = 1;

#100;

reset = 0;

end

parameter PERIOD = 20;

always begin

clkin = 1'b0;

#(PERIOD/2) clkin = 1'b1;

#(PERIOD/2);

End

Endmodule

可以查看寄存器模块的regWriteData为0x55555555，regWriteAddr为04，且RegWriteEnd 为1，表示将对4号寄存器写入数据0x55555555，结果正常。

4.加学号至RAM的仿真

coe文件导入ROM后，学号U201313651已经存进RAM中了，并可以得到以下的仿真波形：

五．实验总结

这个实验总体来讲，是比较有挑战性的,通过本次实验，我加深了对MIPS微处理器的理解。通过对代码的编写与对指令执行过程的仿真，我很清楚的知道了MIPS微处理器中指令的执行过程以及各模块之间的相互关系（比如说控制信号、数据传递等等）。同时本次实验

也加深了我对verilog语言的掌握，特别是我学会了通过仿真波形来查错与对模块功能作相应的调整。本次实验虽然有点繁琐，但是我感觉收获颇多。