15组合逻辑电路和时序逻辑电路
15 组合逻辑电路和时序逻辑电路
【课题】
15.1 触发器
【教学目标】
解释RS 触发器的工作原理。区分JK 触发器、D 触发器的逻辑功能。 【教学重点】
1．RS 触发器。 2．J K 触发器。 【教学难点】
同步RS 触发器。 【教学过程】 【一、复习】
与非门逻辑关系和逻辑表达式。 【二、引入新课】
触发器在数字电子技术中起基础作用。由于它具有两个相反的稳定输出状态，是一种具有记忆功能的逻辑器件。逻辑状态表是描述触发器各种不同逻辑状态的。 【三、讲授新课】
15.1.1 RS 触发器
1．基本RS 触发器
（1）基本RS 触发器：两个与非门交叉连接就构成了一个基本RS 触发器，如图15.1（a ）所示。图15.1（b ）是它的逻辑符号。
（a ） （b ） 图15.1 基本RS 触发器
（2）D R 和D S 是信号输入端，用小圆圈表示负脉冲输入有效。Q 端的状态规定为触发器的状态，当Q = 1、Q = 0时，称触发器为1状态；反之触发器为0状态。
（3）当D R = D S = 1时，若触发器原状态Q = 1、Q = 0，G 1的输出Q = 0；G 2的输出Q = 1。触发器的状态还是1状态。同样若触发器原状态为Q = 0、Q = 1，输入信号D R = D S = 1时，触发器的状态也不变。可见在D R =D S = 1时，触发器的状态并不变化，这就是触发器“保持”的逻辑功能，也称为记忆功能。
（4）当D R = 0、D S = 1时，不管触发器原有的状态是0状态还是1状态，G 1的输出Q = 1；G 2
的输出Q = 0。不管触发器原来处于什么状态，在输入端加D R = 0、D S = 1信号后，触发器的状态为0状态，即Q = 0、Q = 1。这就是触发器的置0或复位功能。D R 端也称为置0端或复位端。
（5）当D R = 1、D S = 0时，不管触发器原有的状态是0状态还是1状态，G 2的输出Q = 1；G 1
的输出Q = 0。不管触发器原来处于什么状态，在输入端加D S = 0、D R = 1信号后，触发器的状态为1状态，即Q = 1、Q = 0。这就是触发器的置1或置位功能。D S 端也称为置1端或置位端 。
（6）当D R = D S = 0时，G 1、G 2的输出都为1，根据触发器状态的规定，它既不是1状态，也不是0状态，破坏了Q 和Q 的互补关系。当D S 和D R 信号同时撤除后，触发器的下一个状态是0状态还是1状态很难确定。所以，D S 、D R 同时为0的输入方式应禁止出现。
基本RS 触发器的逻辑状态如表15.1所示。图15.2是其工作波形图。
表15.1 基本RS 触发器的逻辑状态表
D R
D S Q 逻辑功能 0 1 0 置0 1 0 1 置1 1 1 原状态 保持 0
0 不定
应禁止
图15.2 基本RS 触发器工作波形图
基本RS 触发器也可采用或非门组成，输入信号应采用正脉冲。其逻辑符号中输入端靠近方框处无小圆圈。
2．同步RS 触发器
（1）同步RS 触发器：触发器状态的改变与时钟脉冲CP 同步进行。如图15.3所示。
图15.3 同步RS 触发器
（2）当CP = 0时，G 3、G 4均被封锁，不论RS 信号如何变化，G 1、G 2组成的基本RS 触发器状态保持不变。
（3）当CP = 1时，G 3、G 4被打开，G 3、G 4的输出就是S 、R 信号取反。
（4）同步RS 触发器的逻辑状态表如表15.2所示，图15.4是它的工作波形图。
表15.2 同步RS 触发器的逻辑状态表
CP R S Q 逻辑功能 0 × × 原状态 保持 1 0 0 原状态 保持 1 0 1 1 置1 1 1 0 0 置0 1
1
1
不定
应禁止
图15.4 同步RS 触发器工作波形图
（5）存在的问题：在CP = 1期间，如果输入信号发生多次变化，同步RS 触发器的输出可能发生多次翻转，不能满足每来一个CP 脉冲，输出状态只发生一次翻转的要求。
*15.1.2 主从JK 触发器
1．主从JK 触发器：由两个同步RS 触发器组成，前一种称主触发器，后一级称从触发器。如图15.5（a ）所示。
（a ） （b ） 图15.5 主从JK 触发器
2．异步输入端：不受时钟脉冲CP 的控制，D S = 0时，触发器被置位到1；D R = 0时，触发器被复位到0。图15.5（b ）为逻辑符号。
3．主从JK 触发器在CP = 1时，接收输入信号，在CP 下降沿输出相应的状态。表15.3是逻辑状态表。图15.6是工作波形图。
表15.3 主从JK 触发器的逻辑状态表
J K Q 逻辑功能 0
原状态
保持
0 1 0 置0
1 0 1 置1
1 1 Q翻转
图15.6JK触发器工作波形图
*15.1.3D触发器
逻辑符号如图15.7所示。CP处不加小圆圈，表明触发器是由CP脉冲的上升沿触发。其逻辑状态表如表15.4所示。图15.8是它的工作波形图。
表15.4D触发器的逻辑状态表
D Q n+1逻辑功能
0 0 置0
1 1 置1
图15.7D触发器的逻辑符号
图15.8D触发器工作波形图
15.1.4T触发器
图15.9是它的逻辑符号图。表15.5是它的逻辑状态表。
表15.5T触发器的逻辑状态表
T Q n+1逻辑功能
0 Q n保持
1 Q n翻转
图15.9T 触发器的逻辑符号图图15.10T 触发器工作波形图
【四、小结】
1．触发器共同的特点是都有两个稳定的输出状态（0状态和1状态），都能够接收、保存和输出信号。
2．基本RS触发器。具有两种相反的稳定输出状态，即：Q = 0、Q = 1或Q = 1、Q = 0的记忆功能。
3．同步RS触发器。在CP = 1期间触发器的输出仍然受R、S信号的直接控
制。
4．主从JK触发器。将输入信号的接收和输出状态的翻转两个过程分开。
克服了同步RS触发器在CP = 1期间，触发器的输出仍然受输入信号直接控制的问题。
5．D触发器与T触发器。这两种不同逻辑功能触发器均为主从触发器，分析方法与主从JK触发器完全相同。
【五、习题】
一、是非题：1、6、7、8；二、选择题：1、2；三、填空题：3、6、7。
【课题】
15.2 计数器
【教学目标】
描述二进制数和十进制数计数器，集成十进制计数器、集成任意进制计数器的功能。
【教学重点】
1．异步二进制加法计数器。
2．集成计数器。
【教学难点】
集成计数器。
【教学过程】
【一、复习】
JK触发器工作原理和逻辑状态表。
【二、引入新课】
这里讲的计数是指记忆输入脉冲的个数。计数器种类很多，但其工作原理比较接近。学会一种计数器的工作原理，其他种类的计数器也就容易学了。
【三、讲授新课】
15.2.1异步二进制加法计数器
1．JK触发器组成的计数器，如图15.13（a）所示。
（a）逻辑图
（b）工作波形
图15.13异步3位二进制加法计数器
2．工作原理：工作波形如图15.13（b）所示。
第一个CP，触发器状态Q3Q2Q1由000变为001；
第二个CP，Q3Q2Q1又由001变为010。
依次分析，可得出触发器状态Q3Q2Q1与计数脉冲CP的关系，如表15.6所示。当输入8个CP 脉冲后，计数器状态恢复为000，则该计数器的模M = 8。
3．异步计数器：计数脉冲不是同时加到各个触发器上，各触发器翻转有先有后。
4．同步计数器：计数脉冲CP同时加到所有触发器的时钟脉冲输入端。
表15.63位二进制计数器状态表
计数脉冲触发器状态
十进制数
CP Q3Q2Q1
0 0 0 0 0
1 0 0 1 1
2 0 1 0 2
3 0 1 1 3
4 1 0 0 4
5 1 0 1 5
6 1 1 0 6
7 1 1 1 7
8 0 0 0 0
15.2.2 十进制计数器
十进制计数器：有10个计数状态，即计数模M = 10。4位二进制计数器有16个状态，去掉6个状态取决于编码方式。若采用8421编码，则十进制加法计数器的状态表如表15.7所示。
表15.7十进制加法计数器的逻辑状态表
计数脉冲触发器状态
十进制数
CP Q3Q2Q1Q0
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 2
3 0 0 1 1 3
4 0 1 0 0 4
5 0 1 0 1 5
6 0 1 1 0 6
7 0 1 1 1 7
8 1 0 0 0 8
9 1 0 0 1 9
10 0 0 0 0 0
15.2.3 集成计数器
1．T 210计数器的逻辑符号
T210（T4290、74L S290）是异步二-五-十进制计数器，图15.14是它的逻辑符号和外引线排列图。
图15.14T210的外引线排列图和逻辑符号
R0（1）、R0（2）是复位端，S9（1）、S9（2）是置位端，Q3、Q2、Q1、Q0是输出端，CP0、CP1是脉冲输入端，U CC是接+5 V电源，GND是接地。
（1）五进制计数器。对应Q3、Q2、Q1的三个触发器组成异步，使用的脉冲信号是CP1。
（2）二进制计数器。对应Q0的触发器在电路上是独立的，使用CP0作脉冲信号。
（3） 8421 BCD码十进制计数器。将Q0和CP1相连，同时以CP0作为脉冲输入端，可构成8421 BCD码的十进制计数器。
（4）5421 BCD码十进制计数器。将Q3和CP0相连，同时以CP1作为脉冲输入端，可构成5421 BCD码的十进制计数器。
2．T 210计数器的功能表
T 210计数器的功能表如表15.8所示。表中符号“×”表示取0或取1均可，符号“↓”表示脉冲的下降沿触发。
表15.8T 210计数器的功能表
输入输出
CP R0（1）R0（2）S9（1）S9（2）Q3Q2Q1Q0
× 1 1 0 ×0 0 0 0
× 1 1 ×0 0 0 0 0
××× 1 1 1 0 0 1
↓×0 ×0 记数
↓0 ×0 ×记数
↓0 ××0 记数
↓×0 0 ×记数
当异步复位端（R0（1）、R0（2））为高电平时，只要9端（S9（1）、S9（2））有一个置为低电平，就可完成清零功能。
当S9（1）、S9（2）均位高电平时，就可完成置9功能。
当R0（1）、R0（2）中有一个以及S9（1）、S9（2）中有一个同时为低电平时，在时钟端（CP0、CP1）脉冲下降沿作用下进行记数操作：
（1）十进制记数。应将CP1与Q0连接，记数脉冲由CP0输入，输出按8421编码，如图15.15所示。
（2）二分频、五分频记数。记数脉冲从CP0输入，从Q0输出，为二分频输出；记数脉冲从CP1输入，从Q3输出为五分频输出。
3．用T210构成任意进制计数器
（1）构成十进制计数器。图11.23是十进制计数器，其中图15.15（a）是8421BCD码的十进制计数器，图15.15（b）是5421BCD码的十进制计数器。
图15.15十进制计数器
（2）构成六进制计数器。图15.16中，将Q2、Q1反馈至复位端，当计数器计数至0110时，计数器立即复位，计数器的有效计数状态是0000 ～ 0101六个状态。因此，图15.16所示电路是六进制计数器。
图15.16构成六进制计数器
【四、小结】
1．计数器是利用具有记忆功能的触发器累计输入脉冲的个数，实现计数操作功能。计数器是时序逻辑电路。
2．计数器的分类
（1）按计数的循环长度分类
①二进制计数器。按二进制数规律进行计数的电路称为二进制计数器。
②十进制计数器。按十进制数规律进行计数的电路称为十进制计数器。
③任意进制计数器。N = 12，则为十二进制计数器；N = 60，则为六十进制计数器，余此类推。
（2）按计数时数字的增减分类
①加法计数器。按递增规律进行计数的电路，称为加法计数器。
②减法计数器。按递减规律进行计数的电路，称为减法计数器。
③可逆计数器。在加减信号控制下，既可进行加法计数，也可进行减法计数的电路。
（3）按计数器中触发器的翻转情况分类
①同步计数器。要更新状态的触发器都是同时翻转的电路，称为同步计数器。
②异步计数器。要更新状态的触发器翻转时间不一致的电路，称为异步计数器。
【五、习题】
一、是非题：9；二、选择题：3、5；三、填空题：4、9。
【课题】
15.3 寄存器
【教学目标】
描述寄存器的概念及功能。
【教学重点】
D触发器组成的数码寄存器。
【教学难点】
D触发器组成的数码寄存器。
【教学过程】
【一、复习】
D触发器的结构、工作原理和逻辑状态表。
【二、引入新课】
寄存和计数的区别在于寄存只是将数码暂时存储起来的操作。寄存器在数字电路中可以将数码、数据、指令暂时存放起来，以便系统按要求调用。
【三、讲授新课】
15.3.1 寄存器的概念
寄存：将二进制数码指令或数据暂时存储起来的操作。
寄存器：具有寄存功能的电路。
15.3.2 数码寄存器
1．数码寄存器：仅具有接收、存储和消除原来所存数码功能的寄存器。图15.7为4个D触发器组成的4位数码寄存器。
图15.7D触发器组成数码寄存器
D0 ～D3为并行数码输入端，Q0 ～Q3为并行数码输出端，CP是时钟信号控制端。
（1）清零。当CR = 1时，4个D触发器都全部复位：Q3Q2Q1Q0 = 0000。
（2）存入数码。当CR = 0时，CP上升沿到来，加在并行数码输入端的数码，被分别存入FF1～FF0触发器中。
（3）保持。当CR = 0，CP = 0时，各位输出端Q的状态与输入无关。
15.3.3 移位寄存器
移位寄存器的功能：具有存储数码的功能和移位的功能。
“移位”是指在移位脉冲的作用下，把寄存器存放的数码依次左移或右移。
移位寄存器分为单向移位寄存器和双向移位寄存器。
1.单向移位寄存器
在移位脉冲作用下，所存数码只能向某一方向移动的寄存器称为单向寄存器，单向移位寄存器有左移和右移之分。
（1）左移寄存器。如图15.18为4位左移寄存器的逻辑图。
图15.18 4位左移寄存器的逻辑图
最低位触发器的输入端D0为数码输入端，每个低位触发器的输出端Q与高一位触发器的输入端D相连，各个触发器的CP端连在一起作为移位脉冲的控制端，受同一时钟脉冲的控制。
若有数码1011，按移位脉冲的工作节拍，从高位到低位逐位送到输入端D0。当第一个CP脉冲的上升沿到来时，第一位数码1移入FF0，Q0=1，寄存器的状态为Q3Q2Q1Q0=0001。第二个CP的上升沿到来后，第二位数码0移入FF0，同时原FF0中的数码1移入FF1中，Q1=1，寄存器的状态为Q3Q2Q1Q0=0010。依次类推，经过四个CP脉冲后，数码由高位到低位依次移入寄存器中。
如表15.9所示为左移寄存器状态表，左移寄存器的波形图如图15.9所示。
图15.19 左移寄存器的波形图
从4个触发器的输出端Q3～Q0可以同时输出数码，即并行输出。
（2）右移寄存器。如图15.20为4位右移寄存器的逻辑图。
图15.20 右移寄存器的波形图
右移寄存器与左移寄存器的区别是，各触发器的连接方式是高位触发器的输出Q连至第一位触发器的输入端D，待存数码从低位到高位逐位送到最高位触发器的输入端。设输入数码为1011，移位过程如表15.10所示。
2．双向移位寄存器
寄存器中的数码既能左移，又能右移，具有双向移位功能，这样的寄存器成为双向移位寄存器。集成4位双向移位寄存器CT74LS194的引脚排列图如图15.21所示。
图15.21 CT74LS194的引脚排列图
图15.21中的D SR和D SL分别是右移和左移的数据串行输入端，Q0和Q3分别是左移和右移的数据串行输出端，D0~D3是数据的并行输入端，Q0～Q3是数据的并行输出端。数据的输入和输出均有串行和并行两种方式。M1、M0为工作方式控制端，M1、M0的4种取值（00、01、10、11）决定了寄存器的逻辑功能：保持、右移、左移和数据并行输入、并行输出方式。表15.11为CT74LS194的逻辑功能表。
【四、小结】
1．寄存器的概念。一般都是借助有记忆存储功能的触发器组合起来构成的，一个触发器存1位二进制信号，寄存几位二进制数码，就需要几个触发器。
2．寄存器的功能。主要是存储二进制数码指令或数据，通常不对所存储的内容进行处理。
3．按它具备的功能可分为数码寄存器和移位寄存器两大类。数码寄存器仅具有接收数码、存储数码和消除原来所存放数码的功能。
【五、习题】
一、是非题：10；二、选择题：4；三、填空题：8、10。
【课题】
15.4 编码器
【教学目标】
了解编码器的基本功能及典型集成编码电路的引脚功能和功能表。
【教学重点】
优先编码器。
【教学难点】
数码显示译码器。
【教学过程】
【一、复习】
8421BCD码
【二、引入新课】
通过键盘可以向计算机输入字母、数字或字符等，但是计算机内部可以处理的是二进制代码，这些转换可以通过编码器完成。那么编码器的工作原理是什么呢？
【三、讲授新课】
15.4.1 二－十进制编码器
1．编码的概念：在数字电路中，用二进制代码表示某一具有特定含义的信号（如数、字符等）的过程称为编码。具有编码功能的逻辑器件称为编码器。如图15.24为编码器原理图。它是将m个请求编码的信息“编码”成n位二进制代码输出。
图15.24 编码器原理框图
2．二-十进制编码器
在数字电路里使用的是二进制数，而日常生活中用到的是十进制数。要想把十进制数输入到数字电路中去，必须使用二-十进制编码器将十进制码编为BCD码。如图15.25为一个采用与非门组成的二-十进制编码器。
图15.25 二－十进制编码器电路
电路的十个按钮开关S1～S10为自锁式按键，当按动一次时闭合，再按动一下则断开。当它们都断开时，4个与非门的所有输入端均为高电平，与非门G1～G4输出0000。当按下S1开关（“0”键）时，电路状态并没有改变，输出仍是0000，即十进制数0的BCD码。当按下S2开关（“1”键）时，与非门G1有一个输入端接地而成为低电平，因而与非门G1输出1。与此同时，与非门G2、G3、G4的输入端没有变化，输入端仍全是高电平，它们的输出端均为低电平，所以电路输出为BCD码0001。当按下S8开关（“7”键）时，与非门G1、G2、G3各有一个输入端为低电平，编码器输出的是BCD 码0111。从上述可以看出，按下哪个数字键，编码器就会输出与其相对应的BCD码，起到了编码的作用。
15.4.2 8线－3线优先编码器
优先编码器的功能是允许同时在几个输入端有输入信号，编码器按输入信号预先排定的优先顺序，只对优先权最高的一个输入信号编码。信号的优先权级别的高低是人为设定的。
8线－3线优先编码器74LS148的引脚排列和逻辑符号如图15.26所示。74LS148是8线输入、3
线输出的二进制编码器。其作用是将8个输入信号
-
I～
-
7
I分别编成3位二进制码输出。
图15.26 74LS148引脚排列和逻辑符号编码器的工作情况为：
①
-
I、
-
1
I、
-
2
I、…、
-
7
I是输入端，低电平有效，优先级别按
-
7
I、
-
6
I、
-
5
I、…、
-
I递降。
②
-
2
Y、
-
1
Y、
-
Y是输出码。反码输出，低电平有效。
③ ST 是输入使能端，也称为选通输入端。ST =0，允许编码；ST =1，禁止编码，输出
-2Y -1Y -
0Y =111。
④ S Y 是输出使能端，也称为选通输出端，主要用于多个编码器电路的级联控制，即S Y 总是接在优先级别低的相邻编码器的ST 端。S Y =0时允许低位片编码，S Y =1时禁止低位片编码。EX Y 为编码输出标志，也称为输出扩展端。EX Y =0表示-
2Y -1Y -0Y 是编码器输出，输出有效；EX Y =1，-2Y -1Y -
0Y 不是编码器输出，输出无效。EX Y 可用于编码器功能的扩展。
⑤ U CC 接+5 V 电源。 ⑥ GND 是接地端。
优先编码器74LS148的真值表如表15.12所示。
15.4.3 8421BCD 优先编码器
8421BCD 优先编码器74LS147的引脚排列和逻辑符号如图15.27所示，其真值表如表15.13所示。由表可见，有九个输入变量，四个输出变量，它们都是低电平有效，即有信号时，输入为0。输出组成8421BCD 反码，对应于0~9十个十进制数码，输入信号的优先次序为9I ~1I 。例如，当9I =0时，无论其他输入端是0或是1，输出端只对9I 编码，输出为0110（原码为1001）。
图15.27 74LS147引脚排列和逻辑符号
【四、小结】
1．编码的概念
2．8线-3线优先编码器的编码过程。
3．8421BCD码的编码过程。
【五、习题】
一、是非题：2、4；二、选择题：2；三、填空题：1。
【课题】
15.5 译码器和显示器
【教学目标】
了解译码、显示的概念。
【教学重点】
数码显示译码器。
【教学难点】
数码显示译码器。
【教学过程】
【一、复习】
发光二极管的工作原理。
【二、引入新课】
数码显示译码器是将二进制数译成0 9数码形式直观地显示出来。译码电路种类繁多，本节只是初步介绍。
【三、讲授新课】
15.5.1 二进制译码器
译码和编码的过程相反，它能将输入的二进制代码的含义“翻译”成对应的输出信号，用来推动显示电路或控制其他部件工作，实现代码所规定的操作。能实现译码功能的数字电路称为译码器。译码器的原理框图如图15.28所示。
图15.28 译码器的原理框图
常用集成译码器有二进制译码器、二十进制译码器（BCD译码器）和显示译码器。
1．二进制译码器
74LS138是二进制译码器芯片，其引脚排列和逻辑符号如图15.29所示。
图15.29 74LS138译码器引脚排列和逻辑符号
图15.29中A2、A1、A0为地址输入端，输入3位二进制码，Y0～Y7是译码输出端，输出8个高、低电平信号。S1、S2A、S2B是使能端，S1高电平有效，S2A、S2B是低电平有效。当S1、S2A、S2B=100时，译码器处于译码工作状态。表15.14是74LS138的真值表。
表15.14 74LS138的真值表
2.二十进制译码器（BCD译码器）
将二进制代码译成0～9十个十进制数信号的电路，称为二－十进制译码器。二－十进制译码器中有4位二进制代码，所以这种译码器有4个输入端，10个输出端，所以又称为4线－10线译码器。8421BCD码是最常用的十进制编码。
二十进制译码器74LS42是8421BCD译码器，图15.30所示为其引脚排列和逻辑符号，表15.
15是其真值表。
图15.30 74LS42引脚排列和逻辑符号
3显示译码器
在数字计算系统及数字式测量仪表中，需要把二进制代码译成十进制数码或其他符号，再显示出来。能完成这种逻辑功能的逻辑电路称为显示译码器。
15.5.2 数码显示器件
1．半导体数码管
半导体数码管的外形和显示的数字图形如图15.31所示。
（a）外形
（b）显示的数字图形
图15.31半导体数码管的外形和显示的数字图形
（1）共阳数码管：七个LED的阳极连接在一起作为一个引出端。
（2）共阴数码管：七个LED的阴极连接在一起作为一个引出端。
两种数码管分别如图15.32（a）（b）所示。
第十三章 几种常用的时序逻辑电路
第十三章几种常用的时序逻辑电路 一、填空题 1.与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.触发器是数字电路中______（a.有记忆 b.非记忆）的基本逻辑单元。 3.在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4. JK触发器是________（a.CP为1有效b.CP边沿有效）。 +=+是_______触发器的特性方程。 5.1n n n Q JQ KQ 6.1n n +=+是________触发器的特性方程，其约束条件为Q S RQ ___________。 +=+是_____触发器的特征方程。 7.1n n n Q TQ TQ 8.在T触发器中，若使T=____，则每输入一个CP，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T触发器，它的特征方程是________________。 9.我们可以用JK触发器转换成其他逻辑功能触发器，令 __________________，即转换成T触发器；令_______________， 即转换为'T触发器；令________________，即转换成D触发器。10.我们可以用D触发器转换成其他逻辑功能触发器，令 __________________，即转换成T触发器；令_______________， 即转换为'T触发器。 11.寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。 12.寄存器分为_________寄存器和__________寄存器。 13.双拍工作方式的数码寄存器工作时需_____________。
时序逻辑电路设计
引言 人类社会进步，各种仪器测试设备的以电子设备代替成为趋势，各类测试仪器都希望通过电子设备来实现。电子设备在实现相应参数的测量时，具有简单容易操作，而且数据便于计算机处理等优点。目前科技的飞速进展与集成电路的发展应用，有密不可分的关系。十九世纪工业革命主要以机器节省人力，二十世纪的工业的革命则主要以电脑为人脑分劳。而电脑的发展归于集成电路工业。 集成电路是将各种电路器件集成于半导体表面而形成的电路。近年来集成电路几乎成为所有电子产品的心脏。由于集成电路微小化的趋向，使电子产品得以“轻、薄、短、小”。故集成电路工业又称微电子工业。差不多在同时数字计算机的发展提供了应用晶体管的庞大潜在市场。 20世纪90年代以后，电子科学和技术取得了飞速的发展，其标志就是电子计算机的普及和大规模集成电路的广泛应用。在这种情况下，传统的关于数字电路的内容也随之起了很大的变化，在数字电路领域EDA工具已经相当成熟，无论是电路内容结构设计还是电路系统设计，以前的手工设计都被计算机辅助设计或自动设计所取代。 通过长期的学习微电子专业理论知识，我们应该多动手实践把理论知识与实践相结合，加强对理论知识的把握。本文是十进制同步计数器的设计，对十进制同步计数器的设计进行电路原理图设计以及仿真，版图设计，版图验证。 1 设计技术要求 （1）项目名称：十进制同步计数器的设计 （2）使用工艺：2.0um硅栅工艺(tanner)或者1.0um硅栅工艺(cadence) （3）供电电源：5V （4）输入要求：异步清除，CMOS电平 （5）进行原理图设计，并完成电路的仿真 （6）版图设计，完成LVS一致性检验，生成相应的GDSII文档 2 设计构思及理论 2.1 设计思路 十进制同步计数器的设计可以细化成下列步骤： ①建立最简原始状态图。 ②确定触发器级数，进行状态编码。 ③用状态装换卡诺图化简，求状态方程和输出方程。 ④查自启动特性。 ⑤确定触发类型，求驱动方程。 ⑥画逻辑图。
同步时序逻辑电路的习题 数字逻辑
第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点：a 、有存储电路（记忆元件）；有组合电路（特殊时可没有） b 、包含反馈电路，电路功能与“时序”相关 c 、输出不仅与输入（X ）有关，而且与存储状态（Y ）有关 分类：（1）Mealy 型 Z ＝F （X ，Q ） 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore 型 Z ＝F （Q ） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系） 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y ＝F （X ，Q ） //现态Q 就是上图存储电路原始的输出y k （2）次态函数表达式：电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1＝F （Y ，Q ） //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 （3）输出函数表达式：电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z ＝F （X ，Q ） Moore 型 Z ＝F （Q ） 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 ｝ 输出 输出 所有输入 现态
第3、5章 组合电路和时序电路(总复习)
【总复习卷】 第3、5章组合逻辑电路和时序逻辑电路在数字电路系统中，按照逻辑功能和电路特点，各种数字集成电路可分为组合逻辑电路和时序逻辑电路两大类。 【知识结构图】 【本章重点】 第3章、组合逻辑电路 1．组合逻辑电路在电路结构及逻辑功能上的特点。 2．编码器和译码器的电路设计。 3．各类编码及译码器逻辑功能介绍。 4．集成编码器及译码器使用。 第5章、时序逻辑电路 1．时序逻辑电路在电路结构及编逻辑功能上的特点。 2．各类寄存器寄存数码的原理。 3．二进制和非二进制计数器工作原理及波形图。 4．简单异步二进制计数器的设计。 5．常用中大规模计数器的使用。 【本章难点】1．编码器、译码器真值表的写法。 2．同步计数器计数状态的分析。 【本章考点】1．组合逻辑电路和时序逻辑电路的各自的特点。 2．编码器和译码器电路设计及工作原理分析。 3．寄存器寄存数码的工作过程（波形）。 4．各种类型计数器的计数状态表、状态转换图、工作波形图。
综合训练（第3、5章） 一、填空题 1. 在数字电路系统中，按照逻辑功能和电路特点，各种数字集成电路可分为_________逻辑电路和_________逻辑电路两大类。 2. 把0和1按一定规律编排，使每组代码具有一个特定的含义的过程，称为_________。把代码的 特定含义翻译出来的过程称为_________。 3. ________常用于接收、暂存、传递数码等。存放n位二进制数码需要______个触发器。 4. 能实现_________操作的电路称为计数器；按计数时各触发器状态转换与计数脉冲是否同步。可 分为_________计数器和_________计数器。_________进制计数器是各种计数器基础。 5. 一个四位二进制减法计数器状态为_________时，再输入一个计数脉冲,计数状态为1111，并向高 位发出__________信号。 6. 要把y0、y1．．．．．．．y11、y12十三个信号编成二进制代码．至少需要_________位二进制数码。７. 构成计数器的基本电路是__________，如果把n个这类基本电路串联起来，就可以表示 __________位二进制数。 二、判断题(对的打“√”,错的打“×”) 1．组合逻辑电路具有记忆功能。( ) 2．编码是译码的逆过程。( ) 3．移位寄存器每输入一个脉动时，不一定只有一个触发器翻转。( ) 4．译码时每次只有一个输出端输出有效，即该输出端为1，其余为0。( ) 5．移位寄存器即可并行输出也可以串行输出。（） 6．数码寄存器存放的数码可以并行输入也可以串行输入。（） 7．数码寄存器最简单的寄存器，这种寄存器称为并行输入，并行输出数码寄存器。（) 8．右移位寄存器存放的数码将从低位到高位，依次串行输入。（） 9．时序逻辑电路结构上的特点是：由门电路和触发器组成。（） 10．具有8个触发器的二进制异步计数器能表达256种状态。（） 11．表示一位十进制数至少需要二位二进制数。（） 12．构成一位十进制计数器至少需要4个触发器。（） 13．在异步计数器中，若按自然顺序计数，则要求最低位触发器每输入一个计数脉冲其状态就翻转一次。（） 14．显示器属于时序逻辑电路类型。（） 15．触发器属于最简单的时序逻辑电路。（） 16．八位二进制数能表十进制数的最大值是256。（） 17．按8421BCD码进行计数的十进制计数器1010-1111这六种状态不允许出现。( ) 18．构成计数器电路的器件必须有具有记忆能力的。（）
电子技术——几种常用的时序逻辑电路习题及答案
第七章 几种常用的时序逻辑电路 一、填空题 1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。 3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。 5.（9-1易）1n n n Q JQ KQ +=+是_______触发器的特性方程。 6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。 7.（9-1易）1n n n Q TQ TQ +=+是_____触发器的特征方程。 8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。 9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。 10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
第十三章 时序逻辑电路
第十三章时序逻辑电路 第十四章脉冲的产生和整形电路 盐城技师学院 一、填空题（每格1分，共20分） 1、时序电路是由和组成。 2、时序逻辑电路在逻辑功能方面的特点是电路的输出状态不仅与 有关，而且与有关。 3、一个十进制为37，则对应的二进制数为，对应的8421BCD码 为。 4、一个四位8421BCD码十进制加法计数器，若初始状态为0000，输入第 七个脉冲后，计数器的状态为，输入第十个脉冲后，计数器的状态为。 5、一个七段数码管显示器，输入为高电平时数码管发光，则当 abcdefg=1011011时，显示的十进制数为。 6、施密特触发器是一个有的反相器，是一个稳态触发 器，具有特性。 7、多谐荡器没有，电路不停地在两个之间转换，而这个 转换的快慢主要取决于的速度。 8、单稳态触发器在脉冲电路中广泛应用于电路的、等方面。 9、施密特触发器的主要用途有、和。 二、判断题（每题2分。共16分） （）1、移位寄存器可以并行输出，也可以串输出。
（）2、多谐振荡器输出的们号是正弦波。 （）3、有8个触发器的二进制异步计数器能表达到56种状态。 （）4、编码是译码的逆过程。 （）5、数码寄存器不但具有寄存器数码的功能，而且还有数码移位的功能。 ( ) 6、单稳态触发器电路的最大工作频率由外加觖发脉冲的频率决定。（）７、由三个触发器组成的二进制加法计数器，计数器最大的模是10。（）８、构成计数器电路的器件必须具有记忆功能。 三、选择题（每题4分，共32分） 1、一个十进制计数器，至少需要几个触发器构成？（） A、2个 B、3个 C、4个 D、5个 2、一个八进制计数器，最多能记忆（）个脉冲，第（）个脉冲到来后， 向高位进一。 A、7 B、8 C、9 D、10 3、一个512位移位寄存器用作廷迟线，如果时钟频率是4MHZ，则数据通 过该廷迟线的时间为（） A、128us B、127.75us C、256us D、125us 4、下列电路中不属于时序电路的是（） A、计数器 B、数码寄存器 C、译码器 D、触发器 5、施密特触发器常用于对脉冲波形的（） A、延时和定时 B、计数与寄存 C、整形与变换
实验十 Moore型同步时序逻辑电路的分析与设计
实验十Moore型同步时序逻辑电路的分析与设计 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.掌握时序逻辑电路的测试方法。 二．实验原理： 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1 （7）利用卡诺图如图2，求状态方程、驱动方程。 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的 状态转换图，如图3所示，检查是否能自启动。 一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。 2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应 为。 7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息 需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过 程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则 经过5个CP脉冲以后计数器的状态为。 15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。 16. 在各种寄存器中，存放N 位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二 进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要 个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳 变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。 20．单稳态触发器在外加触发信号作用下能够由状态翻转到状 态。 21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲 宽度，则占空比应为____ ___。 23．施密特触发器有____个阈值电压，分别称作___ _____ 和___ _____ 。 24．触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。 25．施密特触发器常用于波形的与。 二、选择题 1. R-S型触发器不具有( )功能。 A. 保持 B. 翻转 C. 置1 D. 置0 2. 触发器的空翻现象是指（） A.一个时钟脉冲期间，触发器没有翻转 B.一个时钟脉冲期间，触发器只翻转一次 C.一个时钟脉冲期间，触发器发生多次翻转 D.每来2个时钟脉冲，触发器才翻转一次 3. 欲得到D触发器的功能，以下诸图中唯有图（A）是正确的。 课程名称：数字逻辑电路设计实践实验名称：组合逻辑电路设计 时序逻辑电路 1、 实验目的 1. 掌握时序逻辑电路的一般设计过程； 2. 掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求； 3. 掌握时序逻辑电路的基本调试方法； 4. 熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。 2、 实验原理 详见书103～147 3、 实验内容 1. 广告流水灯 a. 实验要求 用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED 组成，工作时始终为1暗7亮，且这一个暗灯循环右移。 1 写出设计过程，画出设计的逻辑电路图，按图搭接电路。 1）状态转换图： 现态 次态 Q2(n) Q1(n) Q0(n) Q2(n+1) Q1(n+1) Q0(n+1) 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 2)建立卡诺图： 001 010 100 011 101 110 000 111 1!1 210n n n Q Q Q +++ 有上表得： Q 0n 1=Q 0 n 0 1 00 01 11 10 2 n Q 10n n Q Q Q 1n 1=Q 0n ⊕Q 1 n Q 2n 1=Q 0n Q 1n ⊕Q 2n =Q 0n Q 1n ⊕Q 2 n 因此，需要三个D 触发器来实现时序电路，三个D 触发器分别对应Q0、Q1、Q2 通过一片74LS138 3-8线译码器将Q2Q1Q0所对应的二进制码输出转化为相应的0~7号LED 灯的输入电平。 2 将单脉冲加到系统时钟端，静态验证实验电路。 3 将TTL 连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉 冲CLK 、触发器的输出端Q2、Q1、Q0和8个LED 上的波形。 b ． 实验数据 ① 设计电路。 U1A 74ALS74AN 1D 2 1Q 5 ~1Q 6 ~1CLR 1 1CLK 3 ~1PR 4U2A 74ALS74AN 1D 2 1Q 5 ~1Q 6 ~1CLR 1 1CLK 3 ~1PR 4 U3B 74ALS74AN 1D 2 1Q 5 ~1Q 6 ~1CLR 1 1CLK 3 ~1PR 4U4A 74ALS86N U5B 74ALS86N U6A 74LS04N U7A 74LS00N VCC 5V 1 45 78U9 74LS138N Y015Y114Y213Y312Y411Y510Y69Y7 7 A 1 B 2 C 3G16~G2A 4~G2B 5 6 23 VCC VCC 5V VCC LED ② 静态验证 （自拟表格） 将3-8译码器的15Y ~0Y 输出端，从左到右依次接测试箱上的8个LED 灯80~L L ，3个D 触发器共同接箱上经消抖处理的当脉冲信号（上升沿触发）。依次按动单脉冲按钮，得以下结果。见表1. 表1.广告流水灯静态验证结果 次序 L8 L7 L6 L5 L4 L3 L2 L1 1 暗 亮 亮 亮 亮 亮 亮 亮 2 亮 暗 亮 亮 亮 亮 亮 亮 3 亮 亮 暗 亮 亮 亮 亮 亮 4 亮 亮 亮 暗 亮 亮 亮 亮 5 亮 亮 亮 亮 暗 亮 亮 亮 6 亮 亮 亮 亮 亮 暗 亮 亮 第八章时序逻辑电路 第八章时序逻辑电路 第一节寄存器 一、单项选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。（） A.N-1 B.N C.N+1 D.2N 2.存储8位二进制信息要个触发器。 A.2 B.3 C.4 D.8 3.8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 4.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（） A.1011-0110-1100-1000-0000 B.1011-0101-0010-0001-0000 C.1011-1100-1101-1110-1111 D.1011-1010-1001-1000-0111 5.由三级触发器构成环形计数器的计数摸值为（ ) A.8 B.6 C.3 D.16 6.如图8-7所示电路的功能为（）A.并行输入寄存器 B.移位寄存器 C.计数器 D.序列信号发生器 7.由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。（） A.2 B.4 C.8 D.16 8.现欲将一个数据串延时4个CP的时间，则最简单的办法采用（） A.4位并行寄存器 B.4位移位寄存器 C.4进制计数器 D.4位加法器 二、判断题 1.时序电路中不含有记忆功能的器件。（ ) 2.移位寄存器74LS194可串行输入并行输出，但不能串行输入串行输出。（） 仅供学习与交流，如有侵权请联系网站删除谢谢2 3.时序逻辑电路在某一时刻的输出状态与该时刻之前的输入信号无关。（ ) 4.时序电路一定不要组合电路。（） 三、多项选择题 1.寄存器按照功能不同可分为（） A.数据寄存器 B.移位寄存器 C.暂存器 D.计数器 2.数码寄存器的特点是（） A.存储时间短 B.速度快 C.可做高速缓冲器 D.一旦停电后存储数码全部消失 3.移位寄存器按移位方式可分为（） A.左移移位寄存器 B.右移移位寄存器 C.双向移位寄存器 D.集成移位寄存器 第二节计数器 一、填空题1.触发器有个稳定状态，它可以记录位二进制码，存储8位二进制信息需要个触发器。 2.按进位体制的不同，计数器可分为计数器和计数器等；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。 3.要构成五进制计数器，至少需要个触发器。 4.设集成十进制（默认为8421码）加法计数器的初态为Q3Q2Q1Q0=1001，则经过5个CP 脉冲以后计数器的状态为 . 5.在各种寄存器中，存放N位二进制数码需要个触发器。 二、单项选择题 1.按各触发器的CP所决定的状态转换区分，计数器可分为计数器。（） A.加法、减法和可逆 B.同步和异步 C.二、十和N进制 D.以上均不正确 2.将一个D触发器处于技术状态时，下列做法正确的是（） A.D端接固定高电平 B.D端悬空 C.D端与Q端相联 D.D与Q非端相联 仅供学习与交流，如有侵权请联系网站删除谢谢3 “电工学（二）数字逻辑电路”课程实验报告 实验/实训项目同步时序逻辑电路分析与设计 实验/实训地点 实验/实训小组 实验/实训时间 专业电器工程及其自动化 班级 姓名 学号 指导老师 过程、步骤、代一、实验原理 1. 集成计数器74LS290功能测试。 74LS290是二一五一十进制异步计数器，逻辑简图为图5.1所示。 74LS290具有下述功能： 直接置0（R 0(1),R 0(2)=1）,直接置（S 0(1),S 0(2)=1） 二进制计数（CP 1输入Q A 输出） 五进制计数（CP 1输入Q A Q B Q C 输出） 十进制计数（两种接法如图5.2A 、B 所示） 按芯片引脚图分别测试上述功能，并填入表5.1、表5.2、表5.3中。 图5.1 74LS290逻辑图 图5.2 十进制计数器 2. 计数器级连 分别用2片74LS290计数器级连成二一五混合进制、十进制计数器。 （1）画出连线电路图。 （2）按图接线，并将输出端接到LED 数码显示器的相应输入端，用单脉冲作为输入脉冲验证设计是否正确。 （3）画出四位十进制计数器连接图并总结多级计数级连规律。 3. 任意进制计数器设计方法 采用脉冲反馈法（称复位法或置位法），可用74LS290组成任意（M ）计数器，图5.3是用74LS290实现模7计数器的两种方案，图（A ）采用复位法，即计到M 异步置0，图（B ）采用置位法，即计数计到M-1异步置0。 表5.1 功能表 R 0(1) R 0(2) S 0(1) S 0(2) 输出 Q D Q G Q B Q A H H L X H H X L X X H H X L X L L X X L X L L X 表5.2 二一五混合时制 计数 输出 Q A Q D Q G Q B 0 1 2 3 4 5 6 7 8 9 5.2 时序逻辑电路的设计方法 本次重点内容： 1、同步时序逻辑电路的设计方法。 2、异步时序逻辑电路的设计方法。 教学过程 5.2.1 同步时序逻辑电路的设计 一、同步时序逻辑电路的设计方法 设计关键：根据设计要求→确定状态转换的规律→求出各触发器的驱动方程。 设计步骤：（先简单介绍，通过以下的举例后，再进行总结，特别再点出设计关键）1．根据设计要求，设定状态，确定触发器数目和类型。画出状态转换图。 2．状态化简 前提：保证满足逻辑功能要求。 方法：将等价状态（多余的重复状态）合并为一个状态。 3．状态分配，列出状态转换编码表 通常采用自然二进制数进行编码。N为电路的状态数。 每个触发器表示一位二进制数，因此，触发器的数目n可按下式确定 2n≥N>2n–1 4．画状态转换卡诺图，求出状态方程、输出方程 选择触发器的类型（一般可选JKF/F或DF/F，由于JK触发器使用比较灵活，因此，在设计中多选用JK触发器。）将状态方程和触发器的特性方程进行比较→驱动方程。 5．根据驱动方程和输出方程画逻辑图。 6．检查电路有无自启动能力。 如设计的电路存在无效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动返回有效状态工作。如能回到有效状态，则电路有自启动能力；如不能，则需修改设计，使电路具有自启动能力。 二、同步时序逻辑电路的设计举例 [例1] 试设计一个同步七进制加法计数器。 解：设计步骤 （1）根据设计要求，设定状态，画状态转换图。 七进制→7个状态→用S0，S1，…，S6表示 状态转换图如下所示： （2）状态化简。 本例中7个状态都是有效状态。 （3）状态分配，列状态转换编码表。 根据式2n≥N>2n–1，→ N＝7，n＝3，即采用三个触发器。 选用三位自然二进制加法计数编码→列出状态转换编码表。 （4）选择触发器的类型，求出状态方程，驱动方程和输出方程。根据状态转换编码表→得到各触发器次态和输出函数的卡诺图。得 输出方程为： Y= Q2n Q1n 实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221-≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。 第十三章触发器和时序逻辑电路 13.1重点内容提要 时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。 1．双稳态触发器 双稳态触发器的特点： 1）.有两个互补的输出端Q 和Q。 2）．有两个稳定状态。“1”状态和“0” 状态。通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。 3）．当输入信号不发生变化时，触发器状态稳定不变。 4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。 按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。 2．同步时序逻辑电路的分析 同步时序逻辑电路的分析步骤如下： 1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。 2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3．典型的时序逻辑电路 在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器 寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。 2）计数器 计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。 计数器种类很多，通常有如下不同的分类方法。 （1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。 （2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 （3）按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器 图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号 图13.1.1 74161型四位同步二进制计数器 清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能： ① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态 第9章时序逻辑电路习题解答 9.1 d R端和d S端的输入信号如题9.1图所示，设基本RS触发器的初始状态分别为1和0两种情况，试画出Q端的输出波形。 题9.1图 9.2 同步RS触发器的CP、R、S端的状态波形如题9.2图所示。设初始状态为0和1两种情况，试画出Q端的状态波形。 题9.2图 9.3 设主从型JK触发器的初始状态为0，J、K、CP端的输入波形如题9.3图所示。试画出Q端的输出波形（下降沿触发翻转）。 解： 9.4 设主从型JK触发器的初始状态为0，J、K、CP端输入波形如题9.4图所示。试画出Q端的输出波形（下降沿触发翻转）。如初始状态为1态，Q端的波形又如何？ 解： 第9章时序逻辑电路225 9.5 设维持阻塞型D触发器的初始状态为0，D端和CP端的输入波形如题9.5图所示，试画出Q端的输出波形（上升沿触发翻转）。如初始状态为1态，Q端的波形又如何？ 题9.3图 题9.4图题9.5图 9.6 根据CP时钟脉冲，画出题9.6图所示各触发器Q端的波形。（1）设初始状态为0；（2）设初始状态为1。（各输入端悬空时相当于“1”） 题9.6图 第9章时序逻辑电路 226 9.7 题9.7图所示的逻辑电路中，有J和K两个输入端，试分析其逻辑功能，并说明它是何种触发器。 题9.7图 9.8 根据题9.8图所示的逻辑图和相应的CP、d R、D的波形，试画出Q1和Q2端的输出波形。设初始状态Q1=Q2=0。 题9.8图 第9章 时序逻辑电路 227 9.9 试用4个D 触发器组成一个四位右移移位寄存器。设原存数码为“1101”，待存数码为“1001”。试列出移位寄存器的状态变化表。 9.10 在题9.10图所示的逻辑电路中，试画出Q 1和Q 2端的输出波形，时钟脉冲是一连续的方波脉冲。如果时钟脉冲频率是4000Hz ，那么 Q 1和Q 2波形的频率各为多少？设初始状态Q 1=Q 2=0。 9.11 题9.11图是用主从JK 触发器组成的8421码异步十进制计数器，试分析其计数功能。 题9.11图 题9.10图 实验三时序逻辑电路 学习目标： 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图 实验内容： 1、广告流水灯（第9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由8 个LED 组成，工作时始终为1 暗7 亮，且这一个暗灯循环右移。 (1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路 (2) 将单脉冲加到系统时钟端，静态验证实验电路 (3) 将TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲CP、触发器的输出端Q2、Q1、Q0 和8 个LED 上的波形。 2、序列发生器（第10 周课内实物验收计数器方案）分别用MSI 计数器和移位寄存器设计一个具有自启动功能的01011 序列信号发生器 (1) 写出设计过程，画出电路逻辑图 (2) 搭接电路，并用单脉冲静态验证实验结果 (3) 加入TTL 连续脉冲，用示波器观察观察并记录时钟脉冲CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%） 在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨0 和1，从高电平到低电平的跳变代表0，而从低电平到高电平的跳变代表1。信号的保持不会超过一个比特位的时间间隔。即使是0 或1 的序列，信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图3.1 为曼切斯特编码的例子。 设计一个电路，它能自动加载4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当4 位数据全部传输完成后，重新加载新数据，继续传输，如图3.2 所示。 时序逻辑电路 一、分析图所示的时序电路。A 为输入逻辑变量。 （1）写出电路的驱动方程、状态方程、输出方程； （2）列出电路的状态转换表，并画出完整的状态转换图； （3）说明电路的功能。 二、分析如图所示的时序电路。 （1）写出电路的驱动方程、状态方程、输出方程； （2）列出电路的状态转换表，并画出状态转换图； （3）检查电路能否自启动，说明电路实现的功能。 CLK 三、分析如图所示的时序电路。 （1）写出电路的驱动方程、状态方程； （2）列出电路的状态转换表，并画出状态转换图； （3）说明电路能否自启动。 CLK 11J 1K C1 1J 1K C1 Q1 Q0 FF0FF1 1J 1K C1 FF2 Q2 四、试写出下图所示时序电路的驱动方程、状态方程和输出方程，画出电路的状态转换图并分析电路的逻辑功能。 五、分析下图电路的逻辑功能，要求： 1、写出驱动方程、状态方程、输出方程； 2、写出状态转换图（或转换表）； 3、分析此电路功能，并判断能否自启动。 六、分析下图电路的逻辑功能，要求： 1、写出驱动方程、状态方程、输出方程； 2、写出状态转换图（或转换表）； 3、分析此电路功能，并判断能否自启动。 七、分析如图所示时序逻辑电路的逻辑功能，画出电路的状态转换图，说明电路是否具有自启动特性。 八、试用一片十进制计数器74160接成八进制计数器（允许附加必要的门电路），并作简要说明。74160的引脚图如下所示。 D R 74160 EP ET CLK C LD Q 1Q 2Q 3 Q 0D 0D 1D 2 D 3R D 九、试用一片4位同步二进制计数器74LS161接成十一进制计数器（允许附加必要的门电 习题13 13-1分析如习题13-47图所示电路的逻辑功能。 图13-47 习题13-1图 解：Array + = Y+ AB ABC AC 该电路功能为三人表决电路， A具有否决权。 13-2分析如习题13-48图所示电路的逻辑功能。 图13-48 习题13-2图 解： B A C B C A Y ++= 从真值表中可以看出此电路实现的功能是：检测三个输入是否全相同。 13-3 已知一个组合逻辑电路的输入A ，B 和输出Y 的波形如图13-49所示，写出Y 的逻辑表达式，用与非门实现该组合逻辑电路。 图13-49 习题13-3图 解： B A B A B A B A Y ?=+= A B Y 13-4由两个或非门组成的基本RS 触发器及S ，R 端的波形如图13-50所示，请画出Q 端和Q 端的波形。 图13-50 习题13-4图 解： S R 状态不定 状态不定 Q Q 13-5 JK 触发器的逻辑图及输入波形如图13-51，请画出输出端Q 的波形。 图13-51 习题13-5图 解： Q J CP K 13-6 判断下列说法是否正确： (1) 仅有触发器构成的逻辑电路一定是时序逻辑电路。 (2) 仅有门电路构成的逻辑电路一定是组合逻辑电路。 (3) 计数器是执行连续加1操作的逻辑电路。 (4) n 个触发器可以组成存放2n 位二进制代码的寄存器。 (5) 左移移位寄存器是将所存储的数码逐位向触发器的高位移。 (6) 左移移位寄存器的串行输入端应按照先高位后低位的顺序输入代码。 答：（1）对；（2）错；（3）错；（4）错；（5）错；（6）错。 13-7 由四位双向移位寄存器74LS194构成的电路如图13-52所示，设初态为0000，请列出状态转换表。 1 第十三章 触发器和时序逻辑电路 13.1重点内容提要 时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。 1． 双稳态触发器 双稳态触发器的特点： 1）.有两个互补的输出端 Q 和Q 。 2）．有两个稳定状态。“1”状态和“0” 状态。通常将 Q = 1和Q = 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。 3）．当输入信号不发生变化时，触发器状态稳定不变。 4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。 按其逻辑功能，触发器可分为：RS 触发器，JK 触发器、D 触发器、T 触发器和T ’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 名称 逻辑符号 次态方程 RS 触发器 Q R S Q n +=+1 =?S R 0 （约束方程） JK 触发器 1n n n Q JQ KQ +=+ D 触发器 D Q n =+1 T 触发器 1n n Q T Q +=⊕ T ’ 触发器 1n n Q Q += 把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。 2．同步时序逻辑电路的分析 精选 同步时序逻辑电路的分析步骤如下： 1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。 2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3．典型的时序逻辑电路 在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器 寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。 2）计数器 计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。 计数器种类很多，通常有如下不同的分类方法。 （1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。 （2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 （3）按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器 图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号 图13.1.1 74161型四位同步二进制计数器 清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能： ① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态时序逻辑电路练习题90281
时序逻辑电路
第八章时序逻辑电路学习资料
同步时序逻辑电路分析与设计
时序逻辑电路的设计方法
实验二 时序逻辑电路的设计[1]
第13章触发器及时序逻辑电路习题汇总
第9章 时序逻辑电路部分习题解答
实验三 时序逻辑电路
数字逻辑与数字电路电子体库第五章时序逻辑电路
第13章_组合逻辑电路和时序逻辑电路习题答案
【可直接使用】第13章触发器及时序逻辑电路习题.doc