流水灯基于Verilog语言实现及测试代码

流水灯实验的Testbench报告

一、设计源码（顺序方法）

module led(

input clk,

input rstn,

output reg[3:0]led

);

parameter T1s = 4'd10;

reg[3:0]cnt_1s;

always@(posedge clk or negedge rstn)

if(!rstn)begin

cnt_1s <= 0;

end

else if(cnt_1s == T1s)begin

cnt_1s <= 0;

end

else begin

cnt_1s <= cnt_1s + 1'b1;

end

always@(posedge clk or negedge rstn)

if(!rstn)begin

led <= 4'hf;

end

else if(led == 4'hf) begin

led <= 4'he;

end

else if(cnt_1s == T1s)begin

led <= {led[2:0],1'b1};

end

endmodule

二、测试代码

`timescale 1 ns/1 ns

module led_tb();

reg clk ;

reg rstn;

wire[3:0] led;

parameter CYCLE = 20;

parameter RST_TIME = 3 ;

led u( .clk (clk ),

.rstn (rstn ),

.led (led )

);

initial begin

clk = 0;

forever

#(CYCLE/2)

clk=~clk;

end

initial begin

rstn = 1;

#CYCLE;

rstn = 0;

#(CYCLE*RST_TIME);

rstn = 1;

end

endmodule

Testbench设计的几个步骤：

1、设定时间标尺、timescale；

2、定义信号类型，与输入对接的reg，与输出对接的wire；

3、对待测设计的顶层模块进行例化，即将testbench与待测设计接口对接；

4、给输入接口产生激励。

三、结果分析

老师的源代码中设置的流水灯跳转周期是1S钟，但是在仿真的过程中，1S 实在是太漫长了，所以我将跳转周期改为10个时钟周期了。

根据testbench可知，第一个时间周期结束，拉低复位信号。复位信号产生低电平，always块得到反应，led=4’hf(即1111)；每次clk上升沿的时候always都会响应，但是rstn为低电平时，计数的变量cnt_1s会一直清零，led 一直处于全灭状态。我在TESTBENCH中设置的rstn拉低持续3时钟周期，3时钟周期后，rstn会变成高电平，在下一个clk上升沿，always又开始响应，根据设计当led原状态为1111，触发后会跳转为1110，即第一个led亮。

之后，按设计初衷应该是每过10个时钟周期，led产生一次流水式变化，但实际情况并非如此。

我们可以看到上图中黄线位置，led由0111经过10个时钟周期后变成1111，但是1111只持续了一个周期就变成了1110.原来，在第二个always

中有这么一句

else if(led == 4'hf) begin

led <= 4'he;

end

虽然计时变量cnt_1s未满足条件，但是led==1111，仍然会使led发生改变。

而且led==1111时，led是处于全灭状态，作为流水灯应该是不希望全灭状态的出现，第四个灯亮完，应该马上跳转到第一个灯。即便如此在实

物电路中，这并不会影响功能的实现，因为多出的这一个时钟周期仅为20ns，人的肉眼根本无法识别。

四、程序优化

试想如果这不是一个流水灯实验，而是一个对精度有很高要求的电路，不允许出现这么一段全1的状态，那么程序该如何修改？

其实led全为1的状态，主要是由于第二个always模块产生，所以只用修改第二个always的内容，下面是我修改后的代码，和运行结果。

这段代码主要的关键就在于阻塞赋值。

修改后：

运行结果：

对比运行结果，我们很容易发现，led没有再出现全1的状态，而是标准的按照10个时钟周期跳转一次，达到预期效果。