AD 中进行信号完整性分析

在Altium Designer 中进行信号完整性分析

在DXP 设计环境下，您既可以在原理图又可以在PCB编辑器内实现信号完整性分析，并且能以波形的方式在图形界面下给出反射和串扰的分析结果。

Altium Designer 具有布局前和布局后信号完整性分析功能，采用成熟的传输线计算方法，以及I/O 缓冲宏模型进行仿真。信号完整性分析器能够产生准确的仿真结果。

布局前的信号完整性分析允许用户在原理图环境下，对电路潜在的信号完整性问题进行分析。

更全面的信号完整性分析是在PCB 环境下完成的，它不仅能对反射和串扰以图形的方式进行分析，而且还能利用规则检查发现信号完整性问题，Altium Designer 能提供一些有效的终端选项，来帮助您选择最好的解决方案。下面介绍如何使用Altium Designer 进行信号完整性分析：

不论是在PCB 或是在原理图环境下，进行信号完整性分析，设计文件必须在工程当中，如果设计文件是作为Free Document 出现的，则不能运行信号完整性分析。

本文主要介绍在PCB 编辑环境下进行信号完整性分析。

为了得到精确的结果，在运行信号完整性分析之前需要完成以下步骤：

1、电路中需要至少一块集成电路，因为集成电路的管脚可以作为激励源输出到被分析的网络上。像电阻、电容、电感等被动元件，如果没有源的驱动，是无法给出仿真结果的。

2、针对每个元件的信号完整性模型必须正确。

3、在规则中必须设定电源网络和地网络，具体操作见本文。

4、设定激励源。

5、用于PCB 的层堆栈必须设置正确，电源平面必须连续，分割电源平面将无法得到正

确分析结果，另外，要正确设置所有层的厚度。

实例演示：

一、在Altium Designer 设计环境下，选择File\Open Project,选择安装目录下Altium2004\Examples\Reference Design\4 Port Serial Interface\4 Port Serial Interface.Prjpcb，进入PCB 编辑环境，如下图.

如下图3 所示，本例中为缺省值。

选择Design/Rules 选项，在Signal Integrity 一栏设置相应的参数，如下图4 所示。首先设置Signal Stimulus（信号激励），右键点击Signal Stimulus，选择New rule，在新出现的Signal Stimulus 界面下设置相应的参数，本例

为缺省值。

接下来设置电源和地网络，右键点击Supply Net，选择New Rule，在新出现的Supplynets 界面下，将GND 网络的Voltage 设置为0 如图5 所示，按相同方法再添加Rule，将VCC 网络的Voltage 设置为5。其余的参数按

实际需要进行设置。最后点击OK 退出。

选择Tools\Signal Integrity…，在弹出的窗口中(图6)选择Model Assignments…，就会进入模型配置的界面（图7）。

图6

图7

在图7 所示的模型配置界面下，能够看到每个器件所对应的信号完整性模型，并且每个器件都有相应的状态与之对

应，关于这些状态的解释见图8：

图8

修改器件模型的步骤如下：

1、双击需要修改模型的器件（U1）的Status 部分，弹出相应的窗口如图9

2、在Type 选项中选择器件的类型，

3、在Technology 选项中选择相应的驱动类型，

4、也可以从外部导入与器件相关联的IBIS 模型，点击Import IBIS，选择从器件厂商

那里得到的IBIS 模型即可。

5、模型设置完成后选择OK，退出。

图9

二、在图7 所示的窗口，选择左下角的Update Models in Schematic，将修改后的模型更新到原理图中。

三、在图7 所示的窗口，选择右下角的Analyze Design…，在弹出的窗口中（图10）保留缺省值，然后点击Analyze Design 选项，系统开始进行分析。

四、图11 为分析后的网络状态窗口，通过此窗口中左侧部分可以看到网络是否通过了相应的规则，如过冲幅度等，通过右侧的设置，可以以图形的方式显示过冲和串扰结果。选择左侧其中一个网络TXB，右键点击，在下拉菜单中选择Details…，在弹出的如图12 所示的窗口中可以看到针对此网络分析的详细信息。

图10

图11

五、下面以图形的方式进行反射分析，双击需要分析的网络TXB，将其导入到窗口的右侧如图13 所示。

选择窗13 口右下角的Reflections…，反射分析的波形结果将会显示出来如图14

图14

右键点击TXB_U1.13_NoTerm,如图15 在弹出的列表中选择Cursor A 和Cursor B，然后可以利用它们来测量确

切的参数。测量结果在Sim Data 窗口如图16 所示。

图15

图16

六、返回到图11 所示的界面下，窗口右侧给出了几种端接的策略来减小反射所带来的影响，选择Serial Res 如图

18 所示，将最小值和最大值分别设置为25 和125，选中Perform Sweep选项，在Sweep steps 选项中填入10，然后，选择Reflections…，将会得到如图19 所示的分析波形。选择一个满足需求的波形，能够看到此波形所对应

的阻值如图17，最后根据此阻值选择一个比较合适的电阻串接在PCB 中相应的网络上即可。

图17

图18

图19

七、接下来进行串扰分析，重新返回到如图11 所示的界面下，双击网络RTSB 将其导入到右面的窗口，然后右键

单击TXB，在弹出菜单中选择Set Aggressor 设置干扰源，如图20 所示，结果如图21。

图20

然后，选择图20 右下角的Crosstalk…，就会得到串扰得分析波形，如图22 所示。

图22

五款信号完整性仿真工具介绍

现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 (一)Ansoft公司的仿真工具现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 Ansoft的信号完整性工具采用一个仿真可解决全部设计问题： SIwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何数量的过孔和信号引线条构成。仿真结果采用先进的3D图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿真器。 (二)SPECCTRAQuest Cadence的工具采用Sun的电源层分析模块： Cadence Design Systems的SpecctraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI。该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。 SPECCTRAQuest是CADENCE公司提供的高速系统板级设计工具，通过它可以控制与PCB layout相应的限制条件。在SPECCTRAQuest菜单下集成了一下工具：（1）SigXplorer可以进行走线拓扑结构的编辑。可在工具中定义和控制延时、特性阻抗、驱动和负载的类型和数量、拓扑结构以及终端负载的类型等等。可在PCB详细设计前使用此工具，对互连线的不同情况进行仿真，把仿真结果存为拓扑结构模板，在后期详细设计中应用这些模板进行设计。（2）DF/Signoise工具是信号仿真分析工具，可提供复杂的信号延时和信号畸变分析、IBIS 模型库的设置开发功能。SigNoise是SPECCTRAQUEST SI Expert和SQ Signal Explorer Expert进行分析仿真的仿真引擎，利用SigNoise可以进行反射、串扰、SSN、EMI、源同步及系统级的仿真。（3）DF/EMC工具——EMC分析控制工具。（4）DF/Thermax——热分析控制工具。 SPECCTRAQuest中的理想高速PCB设计流程：由上所示，通过模型的验证、预布局布线的space分析、通过floorplan制定拓朴规则、由规

电源完整性分析-网际星空

本文始於2010年初，2011年開放閱覽，將說明PI不是只看Resonance、Target Impedance來下de-coupling cap.，或看IR drop而已，應先避免電源\地平面不當分割，再下電容加強改善Target Impedance，才是較好的設計方式。另外還以實例說明做PI模擬時，電容模型輸入正確寄生電感值的重要性，以及分地與合地設計時，近場的差異。 1.Verification of board import 1.1 check stack-up 1.2 check net 1.3 check circuit element 2.Resonant mode analysis 2.1 未修改前，原分地、分power 2.2 部分power plane合併(已合地) 2.3 加de-coupling電容(已合地、合power) 3.Target Impedance 3.1 VDD3.3V for general IO 3.2 RF_VDD33 4.Voltage Drop (IR drop) 4.1 Generate sources and sinks 4.2 Meshing 4.3 Plotting and analyzing results 4.3.1. 原分地、分電源 4.3.2. 合地、合電源後 5.案例分析-- DCDC noise couple 5.1 模擬方法描述 5.2 模擬結果 5.2.1 電流分佈密度 5.2.2 近場強度分佈 6.問題與討論 6.1 為何在數MHz低頻存在resonant頻點? 6.2 Resonant 要壓到什麼程度才夠? 6.3 Target Impedance要壓到什麼程度才夠?

高速数字信号的信号完整性分析

科研训练设计题目：高速数字信号的信号完整性分析专业班级：科技0701 姓名：张忠凯班内序号：18 指导教师：梁猛地点：三号实验楼236 时间：2010.9.14~2010.11. 16 电子科学与技术教研室

摘要：在高速数字系统设计中，信号完整性（SI）问题非常重要的问题，如高时钟频率和快速边沿设计。本文提出了影响信号完整性的因素,并提出了解决电路板中信号完整性问题的方法。关键词：高速数字电路；信号完整性；信号反射；串扰引言：随着电子行业的发展，高速设计在整个电子设计领域所占的比例越来越大，100 MHz 以上的系统已随处可见，采用CS(线焊芯片级BGA)、FG(线焊脚距密集化BGA)、FF(倒装芯片小间距BGA)、BF(倒装芯片BGA)、BG(标准BGA)等各种BGA封装的器件大量涌现，这些体积小、引脚数已达数百甚至上千的封装形式已越来越多地应用到各类高速、超高速电子系统中。从IC芯片的封装来看，芯片体积越来越小、引脚数越来越多；这就带来了一个问题，即电子设计的体积减小导致电路的布局布线密度变大，同时信号的上升沿触发速度还在提高，从而使得如何处理高速信号问题成为限制设计水平的关键因素。随着电子系统中逻辑复杂度和时钟频率的迅速提高，信号边沿不断变陡，印刷电路板的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计，线迹互连和板层的影响可以不考虑，但当频率超过50 MHz时，互连关系必须考虑，而在评定系统性能时还必须考虑印刷电路板板材的电参数。因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。 1．信号完整性的概念：信号完整性是指信号未受到损伤的一种状态，良好的信号完整性是指在需要时信号仍然能以正确的时序和电压电平值做出响应。差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。 2．信号完整性问题的分析：高速不是就频率的高低来说的，而是由信号的边沿速度决定的，一般认为上升时间小于4倍信号传输延迟时可视为高速信号。信号完整性问题的起因是由于不断缩小的上升和下降时间。假如信号的上升沿和下降沿变化比较缓慢，则电路结构和元器件所造成的影响不大，可以忽略。当信号的上升沿和下降沿变化加快时，整个电路则会转化为传输线问题，即电路的延迟、反射等问题；当电路中有大的电流涌动时会引起地弹,如大量芯片的输出同时开启时,将有一个较大的瞬态电流在芯片与板的电源平面流过,芯片封装与电源平面的电感和电阻会引发电源噪声,这样会在真正的地平面( 0 V)上产生电压的波动和变化,犹如从地面弹回电路的信号一样；通常表现为在一根信号线上有信号通过时,在上与之

Altium Designer中进行信号完整性分析

在高速数字系统中，由于脉冲上升/下降时间通常在10到几百p秒，当受到诸如内连、传输时延和电源噪声等因素的影响，从而造成脉冲信号失真的现象；在自然界中，存在着各种各样频率的微波和电磁干扰源，可能由于很小的差异导致高速系统设计的失败；在电子产品向高密和高速电路设计方向发展的今天，解决一系列信号完整性的问题，成为当前每一个电子设计者所必须面对的问题。业界通常会采用在PCB制板前期，通过信号完整性分析工具尽可能将设计风险降到最低，从而也大大促进了EDA设计工具的发展…… 信号完整性（Signal Integrity，简称SI）问题是指高速数字电路中，脉冲形状畸变而引发的信号失真问题，通常由传输线不阻抗匹配产生的问题。而影响阻抗匹配的因素包括信号源的架构、输出阻抗(output impedance)、走线的特性阻抗、负载端的特性、走线的拓朴(topology)架构等。解决的方式可以采用端接(termination)与调整走线拓朴的策略。信号完整性问题通常不是由某个单一因素导致的，而是板级设计中多种因素共同作用的结果。信号完整性问题主要表现形式包括信号反射、信号振铃、地弹、串扰等； 1，Altium Designer信号完整性分析（机理、模型、功能）在Altium Designer设计环境下，您既可以在原理图又可以在PCB编辑器内实现信号完整性分析，并且能以波形的方式在图形界面下给出反射和串扰的分析结果。 Altium Designer的信号完整性分析采用IC器件的IBIS模型，通过对版图内信号线路的阻抗计算，得到信号响应和失真等仿真数据来检查设计信号的可靠性。Altium Designer的信号完整性分析工具可以支持包括差分对信号在内的高速电路信号完整性分析功能。 Altium Designer仿真参数通过一个简单直观的对话框进行配置，通过使用集成的波形观察仪，实现图形显示仿真结果，而且波形观察仪可以同时显示多个仿真数据图像。并且可以直接在标绘的波形上进行测量，输出结果数据还可供进一步分析之用。 Altium Designer提供的集成器件库包含了大量的的器件IBIS模型，用户可以对器件添加器件的IBIS模型，也可以从外部导入与器件相关联的IBIS模型，选择从器件厂商那里得到的IBIS 模型。 Altium Designer的SI功能包含了布线前（即原理图设计阶段）及布线后（PCB版图设计阶段）两部分SI分析功能；采用成熟的传输线计算方法，以及I/O缓冲宏模型进行仿真。基于快速反射和串扰模型，信号完整性分析器使用完全可靠的算法，从而能够产生出准确的仿真结果。布线前的阻抗特征计算和信号反射的信号完整性分析，用户可以在原理图环境下运行SI仿真功能，对电路潜在的信号完整性问题进行分析，如阻抗不匹配等因素。更全面的信号完整性分析是在布线后PCB版图上完成的，它不仅能对传输线阻抗、信号反射和信号间串扰等多种设计中存在的信号完整性问题以图形的方式进行分析，而且还能利用规则检查发现信号完整性问题，同时，Altium Designer还提供一些有效的终端选项，来帮助您选择最好的解决方案。 2，分析设置需求在PCB编辑环境下进行信号完整性分析。为了得到精确的结果，在运行信号完整性分析之前需要完成以下步骤：

电源完整性分析(于争博士)

电源完整性设计作者:于博士一、为什么要重视电源噪声芯片内部有成千上万个晶体管，这些晶体管组成内部的门电路、组合逻辑、寄存器、计数器、延迟线、状态机、以及其他逻辑功能。随着芯片的集成度越来越高，内部晶体管数量越来越大。芯片的外部引脚数量有限，为每一个晶体管提供单独的供电引脚是不现实的。芯片的外部电源引脚提供给内部晶体管一个公共的供电节点，因此内部晶体管状态的转换必然引起电源噪声在芯片内部的传递。对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步，但是由于内部延时的差别，各个晶体管的状态转换不可能是严格同步的，当某些晶体管已经完成了状态转换，另一些晶体管可能仍处于转换过程中。芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。如果接受电源噪声的门电路此时处于电平转换的不定态区域，那么电源噪声可能会被放大，并在门电路的输出端产生矩形脉冲干扰，进而引起电路的逻辑错误。芯片外部电源引脚处的噪声通过内部门电路的传播，还可能会触发内部寄存器产生状态转换。除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。比如电源噪声会影响晶振、PLL、DLL的抖动特性，AD转换电路的转换精度等。解释这些问题需要非常长的篇幅，本文不做进一步介绍，我会在后续文章中详细讲解。由于最终产品工作温度的变化以及生产过程中产生的不一致性，如果是由于电源系统产生的问题，电路将非常难调试，因此最好在电路设计之初就遵循某种成熟的设计规则，使电源系统更加稳健。二、电源系统噪声余量分析绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是±5%。例如：对于3.3V 电压，为满足芯片正常工作，供电电压在3.13V到3.47V之间，或3.3V±165mV。对于1.2V 电压，为满足芯片正常工作，供电电压在1.14V到1.26V之间，或1.2V±60mV。这些限制可以在芯片datasheet中的recommended operating conditions部分查到。这些限制要考虑两个部分，第一是稳压芯片的直流输出误差，第二是电源噪声的峰值幅度。老式的稳压芯片

于博士信号完整性分析入门-初稿

于博士信号完整性分析入门于争博士 https://www.360docs.net/doc/e013224263.html, 整理:runnphoenix

什么是信号完整性? 如果你发现，以前低速时代积累的设计经验现在似乎都不灵了，同样的设计，以前没问题，可是现在却无法工作，那么恭喜你，你碰到了硬件设计中最核心的问题：信号完整性。早一天遇到，对你来说是好事。在过去的低速时代，电平跳变时信号上升时间较长，通常几个ns。器件间的互连线不至于影响电路的功能，没必要关心信号完整性问题。但在今天的高速时代，随着IC输出开关速度的提高，很多都在皮秒级，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。另外，对低功耗追求使得内核电压越来越低，1.2v内核电压已经很常见了。因此系统能容忍的噪声余量越来越小，这也使得信号完整性问题更加突出。广义上讲，信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。信号完整性问题的根源在于信号上升时间的减小。即使布线拓扑结构没有变化，如果采用了信号上升时间很小的IC芯片，现有设计也将处于临界状态或者停止工作。下面谈谈几种常见的信号完整性问题。反射：图1显示了信号反射引起的波形畸变。看起来就像振铃，拿出你制作的电路板，测一测各种信号，比如时钟输出或是高速数据线输出，看看是不是存在这种波形。如果有，那么你该对信号完整性问题有个感性的认识了，对，这就是一种信号完整性问题。很多硬件工程师都会在时钟输出信号上串接一个小电阻，至于为什么，他们中很多人都说不清楚，他们会说，很多成熟设计上都有，照着做的。或许你知道，可是确实很多人说不清这个小小电阻的作用，包括很多有了三四年经验的硬件工程师，很惊讶么?可这确实是事实，我碰到过很多。其实这个小电阻的作用就是为了解决信号反射问题。而且随着电阻的加大，振铃会消失，但你会发现信号上升沿不再那么陡峭了。这个解决方法叫阻抗匹配，奥，对了，一定要注意阻抗匹配，阻抗在信号完整性问题中占据着极其重要的

信号完整性分析基础系列之一——眼图测量

信号完整性分析基础系列之一 ——关于眼图测量（上）汪进进美国力科公司深圳代表处内容提要：本文将从作者习惯的无厘头漫话风格起篇，从四个方面介绍了眼图测量的相关知识：一、串行数据的背景知识; 二、眼图的基本概念; 三、眼图测量方法; 四、力科示波器在眼图测量方面的特点和优势。全分为上、下两篇。上篇包括一、二部分。下篇包括三、四部分。您知道吗？眼图的历史可以追溯到大约47年前。在力科于2002年发明基于连续比特位的方法来测量眼图之前，1962年-2002的40年间，眼图的测量是基于采样示波器的传统方法。您相信吗？在长期的培训和技术支持工作中，我们发现很少有工程师能完整地准确地理解眼图的测量原理。很多工程师们往往满足于各种标准权威机构提供的测量向导，Step by Step，满足于用“万能”的Sigtest软件测量出来的眼图给出的Pass or Fail结论。这种对于Sigtest的迷恋甚至使有些工程师忘记了眼图是可以作为一项重要的调试工具的。在我2004年来力科面试前，我也从来没有听说过眼图。那天面试时，老板反复强调力科在眼图测量方面的优势，但我不知所云。之后我Google“眼图”，看到网络上有限的几篇文章，但仍不知所云。刚刚我再次Google“眼图”，仍然没有找到哪怕一篇文章讲透了眼图测量。网络上搜到的关于眼图的文字，出现频率最多的如下，表达得似乎非常地专业，但却在拒绝我们的阅读兴趣。 “在实际数字互连系统中，完全消除码间串扰是十分困难的，而码间串扰对误码率的影响目前尚无法找到数学上便于处理的统计规律，还不能进行准确计算。为了衡量基带传输系统的性能优劣，在实验室中，通常用示波器观察接收信号波形的方法来分析码间串扰和噪声对系统性能的影响，这就是眼图分析法。如果将输入波形输入示波器的Y轴，并且当示波器的水平扫描周期和码元定时同步时，适当调整相位，使波形的中心对准取样时刻，在示波器上显示的图形很象人的眼睛，因此被称为眼图（Eye Map）。二进制信号传输时的眼图只有一只“眼睛”，当传输三元码时，会显示两只“眼睛”。眼图是由各段码元波形叠加而成的，眼图中央的垂直线表示最佳抽样时刻，位于两峰值中间的水平线是判决门限电平。在无码间串扰和噪声的理想情况下，波形无失真，每个码元将重叠在一起，最终在示波器上看到的是迹线又细又清晰的“眼睛”，“眼”开启得最大。当有码

于博士信号完整性分析入门(修改)

于博士信号完整性分析入门于争博士 https://www.360docs.net/doc/e013224263.html, for more information,please refer to https://www.360docs.net/doc/e013224263.html, 电设计网欢迎您

Cadence-PDN电源完整性分析

Cadence PDN电源平面完整性分析 ——孙海峰随着超大规模集成电路工艺的发展，芯片工作电压越来越低，而工作速度越来越快，功耗越来越大，单板的密度也越来越高，因此对电源供应系统在整个工作频带内的稳定性提出了更高的要求。电源完整性设计的水平直接影响着系统的性能，如整机可靠性，信噪比与误码率，及EMI/EMC等重要指标。板级电源通道阻抗过高和同步开关噪声SSN过大会带来严重的电源完整性问题，这些会给器件及系统工作稳定性带来致命的影响。PI设计就是通过合理的平面电容、分立电容、平面分割应用确保板级电源通道阻抗满足要求，确保板级电源质量符合器件及产品要求，确保信号质量及器件、产品稳定工作。 Cadence PCB PDN analysis电源平面分析主要可以解决以下几个问题：板级电源通道阻抗仿真分析，在充分利用平面电容的基础上，通过仿真分析确定旁路电容的数量、种类、位置等，以确保板级电源通道阻抗满足器件稳定工作要求。板级直流压降仿真分析，确保板级电源通道满足器件的压降限制要求。板级谐振分析，避免板级谐振对电源质量及EMI的致命影响等。那么Cadence PCB PDN analysis如何对PCB进行电源平面完整性的分析？接下来，我将以一个3v3如下图所示的电源平面为例，来进行该平面的电源平面分析。

对图中3v3电源平面进行完整性分析，具体步骤将作详细解析。在对该电源平面进行分析之前，我们需要首先确定PCB参数的精确，如：电源平面电平Identify DC Nets、PCB叠层参数Cross-Section等，这些参数都必须和PCB板厂沟通（板厂对叠层参数生产能力不同），在此基础上精确参数方能得到精确的分析结果。这些参数也可以在PDN Analysis分析界面上点击Identify DC Nets，Cross-Section来调整优化。

电源完整性设计详解

于博士信号完整性研究网 https://www.360docs.net/doc/e013224263.html, 电源完整性设计详解作者：于争博士 2009年4月10日

目录 1 为什么要重视电源噪声问题？....................................................................- 1 - 2 电源系统噪声余量分析................................................................................- 1 - 3 电源噪声是如何产生的？............................................................................- 2 - 4 电容退耦的两种解释....................................................................................- 3 - 4.1 从储能的角度来说明电容退耦原理。..............................................- 3 - 4.2 从阻抗的角度来理解退耦原理。......................................................- 4 - 5 实际电容的特性............................................................................................- 5 - 6 电容的安装谐振频率....................................................................................- 8 - 7 局部去耦设计方法......................................................................................- 10 - 8 电源系统的角度进行去耦设计..................................................................- 12 - 8.1 著名的Target Impedance（目标阻抗）..........................................- 12 - 8.2 需要多大的电容量............................................................................- 13 - 8.3 相同容值电容的并联........................................................................- 15 - 8.4 不同容值电容的并联与反谐振（Anti-Resonance）......................- 16 - 8.5 ESR对反谐振（Anti-Resonance）的影响......................................- 17 - 8.6 怎样合理选择电容组合....................................................................- 18 - 8.7 电容的去耦半径................................................................................- 20 - 8.8 电容的安装方法................................................................................- 21 - 9 结束语..........................................................................................................- 24 -

信号完整性分析基础系列之二十四

信号完整性分析基础系列之二十四——关于抖动（上）美国力科公司深圳代表处汪进进写在前面的话抖动话题是示波器测量的最高境界，也是最风云变换的一个话题，这是因为抖动是示波器测量的诸多功能中最和“数学”相关的。玩数学似乎是需要一定境界的。 “力科示波器是怎么测量抖动的?”，“这台示波器抖动测量准不准?”，“时钟抖动和数据抖动测量方法为什么不一样？”，“总体抖动和峰峰值抖动有什么区别? ”，“余辉方法测量抖动不是最方便吗？”，“抖动和眼图，浴盆曲线之间是什么?”，…… 关于抖动的问题层出不穷。这么多年来，在完成了“关于触发（上）、（下）”和“关于眼图（上）、（下）”，“关于S参数（上）（下）”等三篇拙作后，我一直希望有一篇“关于抖动”的文章问世，但每每下笔又忐忑而止，怕有谬误遗毒。今天，当我鼓起勇气来写关于抖动的时候，我需要特别说明，这是未定稿，恳请斧正。抖动和波形余辉的关系有一种比较传统的测量抖动的方法，就是利用余辉来查看信号边沿的变化，然后再用光标测量变化的大小（如图1所示），后来更进了一步，可以利用示波器的“余辉直方图”和相关参数自动测量出余辉的变化范围，这样测量的结果就被称为“抖动”。这个方法是在示波器还没有“测量统计”功能之前的方法，但在90年代初力科发明了测量统计功能之后，这个方法就逐渐被淘汰了。图1 传统的抖动测量方法这种传统的方法有下面这些缺点：（1）总会引入触发抖动，因此测量的结果很不准确。（2）只能测量某种参数的抖动，譬如触发上升沿，测量下降沿的余辉变化，反应了宽度的抖动，触发上升沿，测量相邻的上升沿的余辉变化，反应了周期的抖动。显然还有很多类型的抖动特别是最重要的TIE抖动无法测量出来。（3）抖动产生的因果关系的信息也无从得知。定义抖动的四个维度和抖动相关的名词非常多：时钟抖动，数据抖动; 周期抖动，TIE抖动，相位抖动，cycle-cycle抖动; 峰峰值抖动(pk-pk jitter)，有效值抖动(rms jitter);总体抖动(Tj)，随机抖动(Rj)，固有抖动(Dj);周期性抖动，DCD抖动，ISI抖动，数据相关性抖动; 定时抖动，基于误码率的抖动; 水平线以上的抖动和水平线以下的抖动…… 这些名词反应了定义抖动的不同维度。回到“什么是抖动”的定义吧。其实抖动的定义一直没有统一，这可能也是因为需要表达清楚这个概念的维度比较多的原因。目前引用得比较多的定义是: Jitter is defined as the short-term variations of a digital signal’s significant instants from their ideal positions in time. 就是说抖动是信号在电平转换时，其边沿与理想位置之间的偏移量。如图2所示，红色的是表示理想信号，实际信号的边沿和红色信号边沿之间的偏差就是抖动。什么是“理想位置”，“理想位置”是怎么得到的？这是被问到后最不好回答的问题。

信号完整性分析

信号完整性背景信号完整性问题引起人们的注意，最早起源于一次奇怪的设计失败现象。当时，美国硅谷一家著名的影像探测系统制造商早在7 年前就已经成功设计、制造并上市的产品，却在最近从生产线下线的产品中出现了问题，新产品无法正常运行，这是个20MHz 的系统设计，似乎无须考虑高速设计方面的问题，更为让产品设计工程师们困惑的是新产品没有任何设计上的修改，甚至采用的元器件型号也与原始设计的要求一致，唯一的区别是 IC 制造技术的进步，新采购的电子元器件实现了小型化、快速化。新的器件工艺技术使得新生产的每一个芯片都成为高速器件，也正是这些高速器件应用中的信号完整性问题导致了系统的失败。随着集成电路(IC)开关速度的提高，信号的上升和下降时间迅速缩减，不管信号频率如何，系统都将成为高速系统并且会出现各种各样的信号完整性问题。在高速PCB 系统设计方面信号完整性问题主要体现为：工作频率的提高和信号上升/下降时间的缩短，会使系统的时序余量减小甚至出现时序方面的问题；传输线效应导致信号在传输过程中的噪声容限、单调性甚至逻辑错误；信号间的串扰随着信号沿的时间减少而加剧；以及当信号沿的时间接近0.5ns 及以下时，电源系统的稳定性下降和出现电磁干扰问题。

信号完整性含义信号完整性(Signal Integrity)简称SI，指信号从驱动端沿传输线到达接收端后波形的完整程度。即信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。从广义上讲，信号完整性问题指的是在高速产品中由互连线引起的所有问题，主要表现为五个方面:

电源完整性基础理论

电源完整性理论基础 ------- 阿鸣随着PCB设计复杂度的逐步提高，对于信号完整性的分析除了反射，串扰以及EMI之外，稳定可靠的电源供应也成为设计者们重点研究的方向之一。尤其当开关器件数目不断增加，核心电压不断减小的时候，电源的波动往往会给系统带来致命的影响，于是人们提出了新的名词：电源完整性，简称PI(power integrity)。其实，PI和SI是紧密联系在一起的，只是以往的EDA仿真工具在进行信号完整性分析时，一般都是简单地假设电源绝对处于稳定状态，但随着系统设计对仿真精度的要求不断提高，这种假设显然是越来越不能被接受的，于是PI的研究分析也应运而生。从广义上说，PI是属于SI研究范畴之内的，而新一代的信号完整性仿真必须建立在可靠的电源完整性基础之上。虽然电源完整性主要是讨论电源供给的稳定性问题，但由于地在实际系统中总是和电源密不可分，通常把如何减少地平面的噪声也作为电源完整性中的一部分进行讨论。一．电源噪声的起因及危害造成电源不稳定的根源主要在于两个方面：一是器件高速开关状态下，瞬态的交变电流过大；二是电流回路上存在的电感。从表现形式上来看又可以分为三类：同步开关噪声（SSN），有时被称为Δi噪声，地弹（Ground bounce）现象也可归于此类（图1-a）；非理想电源阻抗影响（图1-b）；谐振及边缘效应（图1-c）。

对于一个理想的电源来说，其阻抗为零，在平面任何一点的电位都是保持恒定的（等于系统供给电压），然而实际的情况并不如此，而是存在很大的噪声干扰，甚至有可能影响系统的正常工作，见图2：开关噪声给信号传输带来的影响更为显著，由于地引线和平面存在寄生电感，在开关电流的作用下，会造成一定的电压波动，也就是说器件的参考地已经不再保持零电平，这样，在驱动端（见图3-a），本来要发送的低电平会出现相应的噪声波形，相位和地面噪声相同，而对于开关信号波形来说，会因为地噪声的影响导致信号的下降沿变缓；在接收端（见图3-b），信号的波形同样会受到地噪声的干扰，不过这时的干扰波形和地噪声相位相反；另外，在一些存储性器件里，还有可能因为本身电源和地噪声的影响造成数据意外翻转（图3-c）。从前面的图3-c我们可以看到，电源平面其实可以看成是由很多电感和电容构成的网络，也可以看成是一个共振腔，在一定频率下，这些电容和电感会发生谐振现象，从而影响电源层的阻抗。比如一个8英寸×9英寸的PCB空板，板材是普通的FR4，电源和地之间的间距为4.5Mils，随着频率的增加，电源阻抗是不断变化的，尤其是在并联谐振效应显著的时候，电源阻抗也随之明显增加（见图4）。

信号完整性分析基础之八——抖动的频域分析

在上两篇文章中，我们分别介绍了直方图（统计域分析）和抖动追踪（时域分析）在抖动分析中的应用。从抖动的直方图和抖动追踪波形上我们可以得到抖动的主要构成成分以及抖动参数的变化趋势。如需对抖动的构成做进一步的分析，还需要从频域角度去进一步分析抖动的跟踪波形。抖动的频谱即是对抖动追踪（jitter track）波形做FFT运算。如下图1所示为一个时钟周期测量参数的追踪、频谱分析步骤及效果，在抖动频谱图上可以清楚的看出某两个频率值点抖动比较大：图1 抖动频谱黄色为实际采集到的时钟波形（C1通道） P1测量C1通道时钟信号的时钟周期 F7函数对P1测量参数进行跟踪 F6对F7进行FFT分析下图2所示为一典型的串行信号抖动追踪频谱图，从图中可看出各种抖动成分；DDj和Pj为窄带频谱（三角形谱或者谱线）但是DDj和Pj的区别是由于DDj是和码型相关的，其频率fDDJ一般会是数据位率的整数倍，如果Pj的频率fPJ正好等于fDDJ，那么从抖动的频谱图里面是很难将DDj和Pj精确的分开的，所以通常在抖动分解的过程中一般通过时域平均的方法来分解DDj；BUj主要由于串扰等因素引起的，一般分为两种，一种是窄带，但幅度较高，很显然这类BUJ也是很难和PJ区分开的，除非我们知道引起BUJ的源头，知道其频率，所以说我们在抖动测试时得到的PJ一般会包含这类BUJ(所以通常情况下对这类BUJ不加区分，直接算做PJ，而将BUJ分类为PJ和OBUJ，在之前的抖动分类文章中有提及)；另外一类是宽带的BUJ（很多时候也叫OBUJ，other bounded uncorrelated jitter），幅度很小，基本会埋没到RJ中去，这类抖动很容易被误算作RJ，目前使用在示波器上的抖动分解软件只有Lecroy最近推出的SDAII（基于NQ-SCALE抖动分解理论）能够较好的将这类抖动从Rj中剥离出来；RJ是宽带频谱，幅度很小。

信号完整性分析基础系列之一__关于眼图测量(全)

信号完整性分析基础系列之一_——关于眼图测量(全) 您知道吗？眼图的历史可以追溯到大约47年前。在力科于2002年发明基于连续比特位的方法来测量眼图之前，1962年-2002的40年间，眼图的测量是基于采样示波器的传统方法。您相信吗？在长期的培训和技术支持工作中，我们发现很少有工程师能完整地准确地理解眼图的测量原理。很多工程师们往往满足于各种标准权威机构提供的测量向导，Step by Step，满足于用“万能”的Sigtest软件测量出来的眼图给出的Pass or Fail结论。这种对于Sigtest 的迷恋甚至使有些工程师忘记了眼图是可以作为一项重要的调试工具的。在我2004年来力科面试前，我也从来没有听说过眼图。那天面试时，老板反复强调力科在眼图测量方面的优势，但我不知所云。之后我Google“眼图”，看到网络上有限的几篇文章，但仍不知所云。刚刚我再次Google“眼图”，仍然没有找到哪怕一篇文章讲透了眼图测量。网络上搜到的关于眼图的文字，出现频率最多的如下，表达得似乎非常地专业，但却在拒绝我们的阅读兴趣。 “在实际数字互连系统中，完全消除码间串扰是十分困难的，而码间串扰对误码率的影响目前尚无法找到数学上便于处理的统计规律，还不能进行准确计算。为了衡量基带传输系统的性能优劣，在实验室中，通常用示波器观察接收信号波形的方法来分析码间串扰和噪声对系统性能的影响，这就是眼图分析法。如果将输入波形输入示波器的Y轴，并且当示波器的水平扫描周期和码元定时同步时，适当调整相位，使波形的中心对准取样时刻，在示波器上显示的图形很象人的眼睛，因此被称为眼图（Eye Map）。二进制信号传输时的眼图只有一只“眼睛”，当传输三元码时，会显示两只“眼睛”。眼图是由各段码元波形叠加而成的，眼图中央的垂直线表示最佳抽样时刻，位于两峰值中间的水平线是判决门限电平。在无码间串扰和噪声的理想情况下，波形无失真，每个码元将重叠在一起，最终在示波器上看到的是迹线又细又清晰的“眼睛”，“眼”开启得最大。当有码间串扰时，波形失真，码元不完全重合，眼图的迹线就会不清晰，引起“眼”部分闭合。若再加上噪声的影响，则使眼图的线条变得模糊，“眼”开启得小了，因此，“眼”张开的大小表示了失真的程度，反映了码间串扰的强弱。由此可知，眼图能直观地表明码间串扰和噪声的影响，可评价一个基带传输系统性能的优劣。另外也可以用此图形对接收滤波器的特性加以调整，以减小码间串扰和改善系统的传输性能。通常眼图可以用下图所示的图形来描述，由此图可以看出：（1）眼图张开的宽度决定了接收波形可以不受串扰影响而抽样再生的时间间隔。显然，最佳抽样时刻应选在眼睛张开最大的时刻。（2）眼图斜边的斜率，表示系统对定时抖动（或误差）的灵敏度，斜率越大，系统对定时抖动越敏感。

SIwave电源完整性仿真教程

SIwave电源完整性仿真教程V1.0 目录 1软件介绍 (4) 2.1功能概述 (4) 2.2操作界面 (5) 2.3常用热键 (7) 2仿真的前期准备 (8) 2.1软件的准备 (8) 2.2 PCB文件导入 (8) 2.2.1 Launch SIwave方式 (8) 2.2.1 ANF+CMP方式 (9) 2.3 PCB的Validation Check (10) 2.4 PCB叠层结构设置 (11) 2.5仿真参数设置 (13) 2.6 RLC参数修正 (14) 2.6.1 RLC的自动导入 (14) 2.6.2检视自动导入的RLC默认值 (15)

2.6.3批量修改RLC值 (16) 2.6.4套用大厂的RLC参数 (16) 3 SIwave仿真模式 (17) 3.1谐振模式 (17) 3.2激励源模式 (19) 3.3 S参数分析 (22) 4实例仿真分析 (24) 4.1从Allegro中导入SIwave (24) 4.2 Validation Check (24) 4.3叠层结构设置 (24) 4.4无源参数RLC修正 (25) 4.5平面谐振分析 (27) 4.6目标阻抗（Z参数）分析 (28) 4.7选取退耦电容并添加 (29) 4.8再次运行仿真查看结果 (30) 5问题总结 (32)

5.1 PCB谐振的概念 (32) 5.2为何频率会有实部和虚部 (33) 5.3电容的非理想特性影响 (34) 5.4地平面完整与回流路径连续 (34) 5.5电源目标阻抗 (35)

1软件介绍 2.1功能概述 Ansoft SIwave主要用于解决电源完整性问题，采用全波有限元算法，只能进行无源的仿真分析。Ansoft SIwave虽然功能强大，但并非把PCB导入，就能算出整块板子的问题在哪里。还需要有经验的工程设计人员，以系统化的设计步骤导入此软件检查PCB设计。主要功能如下： 1.计算共振模式在PDS电源地系统结构（层结构、材料、形状）的LAYOUT之前，我们可以计算出PDS 电源地系统的共有的、内在的共振模式。可以计算在目标阻抗要求的带宽或更高的带宽范围内共振频率点。 2. 查看共振模式下的电压分布图避免把大电流的IC芯片放置于共振频率的电压的峰值点和电压谷点。原因是当把这些源放在共振频率的电压的峰值点和电压谷点的时候很容易引起共振。 3.侦测电压利用电流源代替IC芯片放置于它们可能的LAYOUT placement位置的周围、同时放置电压探头于理想IC芯片的位置侦测该位置的电压频率相应。在电压的频率相应的曲线中，峰值电压所对应的频率点就是共振频率的发生点。 4.表面电压基于电压峰值频率，查看这些频率点的表面电压的分布情况，把退耦电容放置于电压

信号完整性分析与测试

信号完整性分析与测试信号完整性问题涉及的知识面比较广，我通过这个短期的学习，对信号完整性有了一个初步的认识，本文只是简单介绍和总结了几种常见现象，并对一些常用的测试手段做了相应总结。本文还有很多不足，欢迎各位帮助补充，谢谢！梁全贵 2011年9月16日

目录第1章什么是信号完整性------------------------------------------------------------------------------ 3第2章轨道塌陷 ----------------------------------------------------------------------------------------- 5第3章信号上升时间与带宽 --------------------------------------------------------------------------- 6第4章地弹----------------------------------------------------------------------------------------------- 8第5章阻抗与特性阻抗--------------------------------------------------------------------------------- 9 5.1 阻抗 ------------------------------------------------------------------------------------------ 9 5.2 特性阻抗------------------------------------------------------------------------------------- 9第6章反射----------------------------------------------------------------------------------------------11 6.1 反射的定义 ---------------------------------------------------------------------------------11 6.2 反射的测试方法--------------------------------------------------------------------------- 12 6.3 TDR曲线映射着传输线的各点 --------------------------------------------------------- 12 6.4 TDR探头选择 ----------------------------------------------------------------------------- 13 第7章振铃--------------------------------------------------------------------------------------------- 14 第8章串扰--------------------------------------------------------------------------------------------- 16 8.1 串扰的定义 -------------------------------------------------------------------------------- 16 8.2 观测串扰 ----------------------------------------------------------------------------------- 16 第9章信号质量 --------------------------------------------------------------------------------------- 18 9.1 常见的信号质量问题 --------------------------------------------------------------------- 18 第10章信号完整性测试 ----------------------------------------------------------------------------- 21 10.1 波形测试---------------------------------------------------------------------------------- 21 10.2 眼图测试---------------------------------------------------------------------------------- 21 10.3 抖动测试---------------------------------------------------------------------------------- 23 10.3.1 抖动的定义 ------------------------------------------------------------------------ 23 10.3.2 抖动的成因 ------------------------------------------------------------------------ 23 10.3.3 抖动测试 --------------------------------------------------------------------------- 23 10.3.4 典型的抖动测试工具： ---------------------------------------------------------- 24 10.4 TDR测试 --------------------------------------------------------------------------------- 24 10.5 频谱测试---------------------------------------------------------------------------------- 25 10.6 频域阻抗测试 ---------------------------------------------------------------------------- 25 10.7 误码测试---------------------------------------------------------------------------------- 25 10.8 示波器选择与使用要求： -------------------------------------------------------------- 26 10.9 探头选择与使用要求-------------------------------------------------------------------- 26 10.10 测试点的选择--------------------------------------------------------------------------- 27 10.11 数据、地址信号质量测试 ------------------------------------------------------------- 27 10.11.1 简述 ------------------------------------------------------------------------------- 27 10.11.2 测试方法-------------------------------------------------------------------------- 27