集成电路作业参考答案

集成电路作业参考答案
集成电路作业参考答案

14091平时作业参考答案

第一次作业

1、比较CZ法与FZ法制备Si单晶的优缺点。

答:直拉法在Si单晶的制备中更为常用,占75%以上。直拉法制备Si单晶的优点是:1)成本低;2)能制备更大的圆片尺寸,6英吋(150mm)及以上的Si单晶制备均采用直拉法,目前直拉法已制备出400mm(16英吋)的商用Si单晶;3)制备过程中的剩余原材料可重复使用;4)直拉法制备的Si单晶位错密度低,0~104cm-2。直拉法制备Si单晶的主要缺点是,由于使用坩埚,Si单晶的纯度不如区熔法。

区熔法制备Si单晶的主要优点是,由于不使用坩锅,可制备高纯度的硅单晶,电阻率高达2000Ω-mm,因此区熔法制备的Si单晶主要用于功率器件及电路。区熔法制备Si单晶的缺点是:1)成本高;2)可生产Si单晶的尺寸较小,最大为150mm直径;3)位错密度较直拉法高,在103~105cm-2之间。

2、为什么绝大多数的集成电路都采用了Si半导体?

答:目前,95%以上的集成电路都采用了Si半导体,其原因是:①Si 元素占地壳重量的20%-25%,制备Si单晶的石英岩(主要成分是SiO)分布广,开采成本低;②Si单晶的直径在所有半导体晶体最大,目前已达16英吋(400mm),且按照摩尔定律每3年增加1英吋,这大大降低了芯片的成本;③Si的氧化物SiO2性能稳定,在集成电路制造工艺中有各种用途,例如,掩蔽膜、钝化膜、介质隔离、绝缘介质(多

层布线)、绝缘栅、MOS 电容的介质材料等;④Si 半导体材料的另一

形态多晶硅( Poly-Si )在集成电路工艺中也有许多用途,例如,栅

极(可实现源漏自对准工艺)、杂质扩散源、局部互连线(比铝布线

灵活)等;

第二次作业

3. 证明硅热氧化时,生成厚度为z ox 的二氧化硅膜,约需消耗0.45z ox

厚的硅层(二氧化硅的密度为2.24g/cm3;硅的密度为2.33g/cm 3)。

4. 某npn 硅晶体管在1200℃下进行基区氧化,氧化过程为:15min

干氧加45min 湿氧(T H2O =95 ℃)再加15min 干氧,试求所生成的氧

化层厚度。

解:1)第一次是干氧氧化,T=1200℃,查表得()m A μ04.01=,

()

1241m in 105.7--?=m B μ,()m in 62.11=τ。根据氧化公式, ???? ??-++=14/121211111B A t A x τ

则第一次干氧氧化层厚度为,()nm x 4.931=;

2)第二次是湿氧氧化,T=1200℃,查表得()m A μ05.02=,

()

1222m in 102.1--?=m B μ。 根据氧化公式,第一次干氧氧化所对应的时间常数为

()min 12.1212212=+=B x A x τ

故,第二次湿氧氧化后氧化层的厚度为

???? ??-++=14/12222222

2B A t A x τ,()nm x 3.7192=;

3)第三次又是干氧氧化,T=1200℃,()m A μ04.01=,

()

1241m in 105.7--?=m B μ。 同理,第二次氧化后的氧化层厚度所对应的时间常数为

()min 22.728121223=+=B x A x τ, 故,根据氧化公式,第三次干氧氧化后氧化层的厚度为

???? ??-++=14/121213313B A t A x τ,()nm x 87.7263=。

答:最终的氧化层厚度为726.87nm (0.727μm )。

第三次作业

5.现有若干硅片,分别用干氧、湿氧(T H2O =95℃)和水汽进行氧化,

氧化温度为1200 ℃。如果它们所要求的氧化层厚度是50nm ,试求

它们各自需要的氧化时间(精确到分)。 答:根据01124A t t x A B *

??+ ?=+- ??

?,可得 t+t *=( Z ox 2

+ A ·Z ox )/ B ,或222114OX Z A t t B A *????+=+-?? ???????。 ①干氧,T=1200℃,A=0.04(μm),B=7.5×10-4(μm 2·min -1),t *=1.62

根据上述公式,可得t 1+t *=6min ,故,

干氧氧化时间t 1=6-1.62=4.38min 。

②湿氧,T=1200℃,T H2O =95℃,A=0.05(μm),B=1.2×10-2(μm 2·min -1),

t *=0

根据上述公式,可得t 2+t *=0.42min ,故

湿氧氧化时间t 2=0.42-0=0.42min 。

③水汽,T=1200℃,A=0.017(μm),B=1.457×10-2(μm 2·min -1),t *=0

根据上述公式,可得t 3+t *=0.23min ,故、

水汽氧化时间t 3=0.23-0=0.23min 。

6.某一硅片上面已覆盖有0.2μm 厚的二氧化硅,现需要在1200 ℃

下用干氧再生长0.1μm 厚的氧化层,问干氧氧化的时间需要多少?

解:查表,可得A=0.04μm ,B=7.5×10-4。

根据公式B

Ax x i i +=2τ,可得初始氧化层x i =0.2μm 所对应的时间常数为

B

Ax x i i +=2τ=(0.22+0.04x0.2)/7.57.5×10-4=64min(分钟) 氧化层的总厚度为x 0=0.2+0.1=0.3μm ,故根据氧化公式,

???

? ??-++=14/1220B A t A x τ , 可得干氧氧化时间t 为

τ-???

? ??-??? ??+=∴1124202A x B A t =120-64=56min (分钟) 答:干氧氧化的时间需要56分钟。

第四次作业

7、在实际工艺中,扩散为什么要采取两步工艺法?两步扩散工艺的

最终浓度是哪知分布?

答:根据扩散杂质的浓度分布,若采用一步扩散,其表面浓度N S始终是其在Si中的固溶度,不能改变。若采用两步扩散工艺,则其表面浓度可在第二步的再分布扩散中进行调整,从而达到设计的要求。

两步扩散工艺的最终浓度分布要根据两步扩散工艺的具体情况而定,若第二步再分布工艺的扩散时间远大于第一步预淀积扩散,即D1t1 << D2t2,则最终浓度由再分布起决定作用,是高斯分布,;若第二步再分布工艺的扩散时间远小于第一步预淀积扩散,即D2t2 << D1t1,则最终浓度由预淀积起决定作用,是余误差分布。

8、什么是氧化增强扩散?为什么As的氧化增强扩散比B、P小?为什么Sb的氧化扩散不是增强,反而减弱了?

答:在进行氧化气氛下的扩散工艺时, P、B掺杂剂的扩散速率比没有氧化气氛时明显增大,这就是氧化增强扩散效应。P和B的氧化增强机理是替位-间隙交替的双扩散机理,即Si-SiO2界面产生的大量间隙Si与替位B、P相互作用,使原来替位机理的B、P变为间隙B、P,B、P的间隙扩散作用更强;B、P在近邻晶格有空位时以替位方式扩散,无空位时以间隙方式扩散;因此,其扩散速度比单纯替位方式快。

As的氧化扩散增强效应低于B、P,这是因为As的替位扩散与间隙扩散的作用相当,故无论是否有氧化气氛,其扩散速率不受影响。

Sb的氧化扩散是减弱的,这是因为Sb的扩散无论有无氧化气氛,其扩散机理都是替位扩散为主,而氧化气氛下生成的间隙Si与空位复合,减小了空位浓度,从而降低了以替位扩散为主的Sb的扩散速率,出现了氧化减弱的效应。

?第五次作业

9、简述离子注入的LSS模型。

答:LSS模型认为,离子注入的机理是注入离子与晶格原子的原子核及核外电子发生碰撞,从而引起注入离子的能量损失及散射,直至能量为零,注入离子停下。

1)注入离子的核阻挡:注入离子与晶格原子的原子核发生弹性碰撞,由于核的质量较大(离子与靶原子质量同数量级),因而造成了注入离子的大角度散射,并将其能量传递给晶格原子,使晶格原子脱离其晶格点阵的位置,形成空位,自身成为间隙原子,并进一步与下一层的晶格原子发生级联碰撞,形成更多的间隙原子和空位,从而引起更多、更深的晶格损伤。

2)注入离子的电子阻挡:注入离子与晶格原子的自由电子及核外电子(束缚电子)发生碰撞,由于电子的质量太轻,注入离子的能量损失很少,晶格损伤可以忽略,且散射角度也很小,注入离子路径基本不变。

10、离子注入与再分布扩散的浓度分布有什么相同之处及不同之处?答:相同之处:1)都是高斯分布(高斯函数);2)都存在横向分布效应;3)都可控制表面浓度和结深。

不同之处:1)峰值浓度位置不同,再分布在Si表面处,而离子注入在Si体内;2)横向效应大小不同:再分布大,离子注入小;3)再分布的峰值浓度(表面浓度)受其在Si中的固溶度限制,而离子

注入不受固溶度限制;4)再分布的表面浓度与结深不能独立控制,而离子注入对峰值浓度和结深(或平均投影射程R P)可独立控制。11、什么是沟道效应?消除沟道效应的主要方法有哪些?

答:对Si单晶而言,由于其各向异性的特性,当注入离子对准一个主要的晶向并被导向在各排晶体原子之间形成的“沟道”时,注入离子仅发生电子碰撞,不会发生核碰撞。发生沟道效应时,其注入损伤很小,注入的射程很远,但注入射程不可控,难于获得可重复的浓度分布,使用价值小,因而实际工艺时应避免沟道效应。

消除沟道效应的途径有:1)①注入方向偏离晶体的主轴方向,典型值为70;②淀积非晶表面层(SiO2);③在表面制造损伤层。

第六次作业

12、为什么溅射法淀积薄膜的台阶覆盖性比真空蒸发要好?

答:溅射淀积的原理是气体辉光放电产生等离子体,具有能量的等离子轰击靶材,使靶材原子获得能量和动量从靶表面逸出被溅射出,溅射射出的靶材原子淀积在Si表面,从而实现淀积。溅射的特点是溅射过程既有能量交换,又有动量交换,即被溅射出的原子具有很大的动能,大约为10-50eV。而具有较大动能的原子(或分子)在淀积表面自然有很强的迁移能力,因而其台阶覆盖性很好。而热蒸发的淀积过程仅有能量交换,其蒸发原子的动能很小,仅仅为0.1-0.2eV,其在淀积表面的迁移能力远小于溅射淀积,因此其台阶覆盖性很差。

13、试分析主气体流速和温度对CVD淀积速率的影响。

答:①主气体流速Um 对CVD 淀积速率G 的影响

根据CVD 的Grove 模型,假设反应剂气体在边界层中的浓度梯度

为线性变化,则边界层中的气体扩散流密度F 1为

F 1=hg(Cg-Cs)= Dg(Cg-Cs)/δs (1)

式中,C g 是主气流中的气体浓度,C s 是淀积表面的气体浓度,气相质

量传输系数hg=Dg/δs ,边界层平均厚度δs=2L/3Re ,而雷诺系数

Re 为

Re=ρUL/μ (2)

式中,边界层中的气体流速U ≤0.99Um ,Um 是主气流的流速,L 是反

应室基座的尺寸,ρ是气体密度,μ是气体黏滞系数。

在高温下,由于 hg<< ks ,则淀积受扩散机制控制,淀积速率为

G=(C T h g Y)/N 1, (3)

由式(1)、(2)、(3)可知,G 与Um 1/2与成正比,但当Um 增大到一定

值后,由于hg >> ks ,淀积机制有扩散控制转为反应控制, G 达到饱和。提高G 还可通过减小基座的长度L ,从而降低δs 达到。

②温度对淀积速率的影响

根据CVD 的Grove 理论,在低温下hg>> ks ,淀积过程由表面的

反应控制,而表面化学反应的速率常数与温度遵循阿里尼乌斯关系,

0a E kT s s k k e -= (4)

因而,淀积速率G与T呈也指数关系。而当温度变化到高温下,hg<< ks,此时淀积速率由表面反应转为输运控制,而hg对T不敏感,故G趋于平稳。

14、简述三种CVD方法的淀积原理与淀积机理。

答:三种CVD的技术方法是APCVD(常压化学气相淀积)、LPCVD(低压化学气相淀积)和PECVD(等离子体增强化学气相淀积),其淀积原理或机理分别如下所述。

1)APCVD:化学气相淀积在1个大气压下进行,由于是高压,其淀积温度也是高温。根据CVD的Grove理论,其淀积机理应由气相传输过程控制。因此,APCVD对反应室形状尺寸及气体流速很敏感,但对温度不敏感,对其精度控制要求不高。

2)LPCVD:化学气相淀积在27-270Pa压力下进行,由于是低压,其淀积温度也是低温。根据CVD的Grove理论,其淀积机理应由表面反应过程控制。因此,LPCVD对温度很敏感,对温度的精度要求很高。但对反应室尺寸及气体流速不敏感,对其要求不高。

3)PECVD:通过RF手段来激活气体分子,使其首先成为具有很强化学活性的等离子体,从而使其在低温(室温)下能够发生化学反应,淀积成膜。由于是低温淀积机理,因此其淀积机理是表面反应控制过程。因次,PECVD对温度的变化很敏感,因而对温度精度要求较高。

第七次作业

15.光刻胶有哪些种类?简述它们的感光机理和特点。

答:光刻胶的类型只有两种,正胶和负胶。正胶的光刻原理是,当受到光照时,正胶分子发生分解反应,显影时受光照的部分易被溶解,未受光照部分不易溶解,被保留下来。负胶的光刻原理是,当受到光照时,负胶分子发生聚合反应,显影时受光照的部分不易被溶解,被保留下来,未受光照部分易溶解。

正胶价格高,但分辨率高,适于特征尺寸3μm以下的工艺。负极便宜,但分辨率低,适于特征尺寸3μm以上的工艺。

16.简述移相掩模的原理、作用、及材料。

答:移相掩膜(PSM:Phase-Shift Mask)的原理是在Mask(掩模板)的透明图形上增加一个透明的介质层-移相器,由于移项器材料的折射率与掩模板透明基材不同,从而使光通过移相器后相位与相邻的透明掩模板基材相位差为1800。根据光的干涉原理,两束相位差为1800的衍射光发生相消干涉,从而可消除衍射效应。所以,PSM的作用是消除图形边缘的光衍射,达到提高图形的分辨率的密度。

根据光学原理,相位差Q与PSM的折射率、厚度及光波长的关系如下。

Q=2πd/λ(n-1 ) (5) 式中,d是PSM的厚度,λ是光波长,n是PSM的折射率。

PSM材料有有两类:1)有机材料:以光刻胶为主,例如聚甲基丙烯酸甲酯(PMMA胶);2)无机材料:例如SiO2薄膜。

第八次作业

17.有哪些干法刻蚀方法,它们的主要差别是什么,比较这些技术的优点和局限性。

答:有三类干法刻蚀的方法,等离子体刻蚀,溅射刻蚀和反应离子刻蚀(RIE)。

三种干法刻蚀方法的刻蚀剂都是等离子体气体,主要差别是:①等离子体刻蚀方法是纯化学性的刻蚀,刻蚀气体主要含F和Cl的气体,如CF4、SF6;②溅射刻蚀是纯物理的刻蚀,刻蚀气体主要是惰性气体,如Ar等离子体;③反应离子刻蚀(RIE):这是结合了等离子体刻蚀和溅射刻蚀的干法刻蚀方法,既有化学性的等离子体刻蚀,又有纯物理的溅射刻蚀,可根据被刻蚀材料调节其比例。

三种干法刻蚀方法的优点和局限性:①等离子体刻蚀:选择性相对好,但各向异性相对差;②溅射刻蚀:各向异性相对好,但选择性相对较差;③反应离子刻蚀(RIE):选择性和各向异性适中,且可控。

18. 在VLSI中,为什么要采用Cu互连及多层金属化技术?

答:按照摩尔定律,随着器件的特征尺寸不断减小,VLSI的规模(集成度)也不断增加。相应地,VLSI的互连线也不断增加。因而其延迟也将随器件尺寸的缩小而增加。到了亚微米尺寸,其VLSI的互连延迟将远远大于器件的栅(门)延迟,如图9.18所示。

互连延迟用RC常数来表征,即

RC=(ρεl)/(t m t OX) (6)

式中,ρ-互连线电阻率,l-互连线长度,ε-介质层介电常数,t m-是栅材料的厚度,t OX是栅介质(SiO2)的厚度。由式(4)可知,若

要降低RC,其中之一就要选取电阻率低的互联线材料,而Cu的ρ=1.72μΩcm,比传统Al互连低得多(Al,ρ=2.82μΩcm)。

由于VLSI的互连线面积占主要,其时延常数RC占主要。采用多层互连结构,可减小每层互连线的长度,也降低了每层互连线的面积,从而达到了降低互连延迟的目的。如图9.13所示,在相同集成度(门数)下,随着互连线层数的增加,互连面积所占百分比有较大幅度的降低。

第九次作业

19.简述电迁移的现象、机理及影响?

答:电迁移现象:在阳极端堆积形成小丘或须晶,造成电极间短路;在阴极端形成空洞,导致电极开路。

电迁移机理:大电流密度下,导电电子与铝金属离子发生动量交换,使金属离子沿电子流方向迁移。

改进电迁移的方法:1)“竹状”结构:晶粒间界垂直电流方向。2)Al-Cu/Al-Si-Cu合金:Cu等杂质的分凝降低Al在晶粒间界的扩散系数。3)三层夹心结构:两层Al之间加一层约500?的金属过渡

层,如Ti、Hf、Cr、Ta。4)新的互连线:Cu。

20.多晶硅、氧化硅、氮化硅干法刻蚀中采用哪些刻蚀气体,其主要有很强的化学活性的腐蚀基是哪一种?其刻蚀过程的主要反应原理?

答:多晶硅、氧化硅和氮化硅干法刻蚀的刻蚀气体都是含F的刻蚀剂,例如,CF4、CHF3、C2F6、SF6、C3F8等。无论是哪种刻蚀剂,其主要的腐蚀成分是F*基,它具有很强的化学活性。其刻蚀过程的主要化学反应如下。

1)多晶硅:F*+Si→SiF4↑

2)氧化硅:F*+SiO2→ SiF4↑+O2↑

CF3*+SiO2→ SiF4↑+CO↑+CO2↑

3)氮化硅: Si3N4+F*→ SiF4↑+N2↑

?第十次作业

21.分析比较CMOS工艺和双极工艺中各种隔离的优缺点。

答:1)CMOS IC工艺的各种隔离:

a.场氧隔离:这是CMOS工艺最早的隔离,优点是工艺简单,缺点是隔离面积大、台阶高;

b.局部氧化隔离(LOCOS):这是1980,s的隔离工艺,相比场氧,LOCOS的优点是可以减小表面的台阶高度,并且可一次光刻完成。其缺点是鸟嘴侵蚀有源区、不利于后序工艺中的平坦化、杂质重新分布等。

c.浅槽隔离(STI):这是1990,s的隔离工艺,是一种全新的隔

离方法,是0.25μm以下工艺的标准隔离技术。相比LOCOS,其优点是隔离面积小、无鸟嘴、无台阶,其缺点是工艺复杂。

2)双极IC工艺的隔离

a.pn结隔离:这是传统双极IC工艺的隔离技术,也是标准埋层标准埋层收集极双极IC工艺的隔离方法。其优点是工艺简单;缺点是:隔离区较宽,使IC的有效面积减少;隔离扩散引入了较大的收集区-衬底和收集区-基区电容,不利于集成电路速度的提高。

b.深槽隔离:这是双极IC工艺的先进隔离技术,其优点是:大大减少了器件面积和发射极-衬底间的寄生电容,可显著提高集成度和速度;可增大收集极之间的击穿电压;其缺点:工艺复杂、成本较高。

22.简述CMOS双阱工艺,画出标准埋层双极工艺流程示意图。

答:(1)CMOS双阱工艺流程:1)硅片准备:一般采用轻掺杂p型硅片,晶向<100>。2)双阱阱的制备:采用离子注入工艺。3)、场区隔离:。4)、CMOS器件形成:(1)阈值调整注入,(2)形成栅,(3)形成LDD区,(4)形成侧墙,(5)非晶化注入:注入Si或Ge,以利于浅结的形成,(6)形成源漏区,(7)形成源漏接触。5)、多层金属互连;6)、后部封装工艺

(2)标准埋层双极工艺流程示意如下各图所示。

图6 标准埋层双极工艺流程示意图

2011-04-06

《数字集成电路基础》试题C

《数字集成电路基础》试题C (考试时间:120分钟) 班级:姓名:学号:成绩: 一、填空题(共30分) 1.三极管有NPN和PNP两种类型,当它工作在放大状态时,发射结____,集电 结______;NPN型三极管的基区是______型半导体,集电区和发射区是______型半导体。 2.把高电压作为逻辑1,低电平作为逻辑0的赋值方法称作_______逻辑赋 值。一种电路若在正逻辑赋值时为与非门,则在负逻辑赋值时为________。 3.四位二进制编码器有____个输入端;____个输出端。 4.将十进制数287转换成二进制数是________;十六进制数是_____ __。 5.根据触发器功能的不同,可将触发器分成四种,分别是____触发器、___ _触发器、____触发器和____触发器。 3=______。 A.发射结和集电结均处于反向偏置 B.发射结正向偏置,集电结反向偏置 C.发射结和集电结均处于正向偏置 2.在下列三个逻辑函数表达式中,____是最小项表达式。 A.B C ) A BC ,B ,A = + Y+ ( A B B ) A B ,A ( C B = B. C Y+ A

C. C AB ABC B C A C B A )D ,C ,B ,A (Y +++??= 3.用8421码表示的十进制数45,可以写成__________ A .45 B. [101101]BCD C. [01000101]BCD D. [101101]2 4.采用OC 门主要解决了_____ A .TTL 与非门不能相与的问题 B. TTL 与非门不能线与的问题 C. TTL 与非门不能相或的问题 5.已知某触发的特性表如下(A 、B 为触发器的输入)其输出信号的逻辑表达式为___ A . Q n+1 =A B. n n 1n Q A Q A Q +=+ C. n n 1n Q B Q A Q +=+ 三、化简下列逻辑函数,写出最简与或表达式:(共20分) 1. BC A C B A C B B A Y 1+?++= 2. Y 2=Σm (0,1,8,9,10,11) 3. Y 3见如下卡诺图

集成电路设计基础作业题解答

第五次作业 、改正图题所示TTL 电路的错误。 如下图所示: 解答: (a)、B A B A Y ??=?=0,A,B 与非输出接基极,Q 的发射极接地。从逻辑上把Q 管看作单管禁止门便可得到B A Y ?=。逻辑没有错误! 若按照题干中所示接法,当TTL 与非门输出高电平时,晶体管Q 的发射结要承受高压,必然产生巨大的电流。为了不出现这种情况,可以在基极加一电阻或者在发射极加一二极管。但发射极加二极管后会抬高输出的低电平电压。所以只能在基极加一大电阻,实现分压作用。 另外一种方法是采用题(a )图中的A 输入单元结构。 & & ≥1 1 1

(b)、要实现由,我们可以使用线与+得到和B A B A 。但题干中的线与功能不合理。若其中一个为高电平且另外一个为低电平时,高电平输出降会往低电平输出灌电流,从而容易引起逻辑电平混乱。为了消除这一效应,可以在各自的输出加一个二极管。 (c)、电阻不应该接地,应该接高电平 (d)、电阻不应该接VCC ,而应该接低电平 、试分析图题(a ),(b)所示电路的逻辑功能。 解答: 图(a )中,单元1实现了A 的电平输入,B 是A 的对称单元。 功能单元2实现了A 和B 输入的或逻辑 功能单元4充当了Q8管的泄放网络,同时抬高了Q3,Q4管的输入逻辑电平,另外该单元还将或的结果传递给了Q8管 功能单元3中的Q8管实现了非逻辑,Q6和Q7复合管加强了输出级的驱动能力。 综上所述,(a )电路实现功能为B A Y +=,即或非的功能 图(b)中,Q1,Q2管依然实现传递输入的功能,Q3,Q4管实现或非的功能 Q6管和Q5管以及R5,R7共同组成的泄放网络实现了电压的传递 Q9管实现了非功能,Q7,Q8管依然是用来驱动负载的。Q9管和Q7,Q8轮流导通 综上所述,(b )实现的功能为B A B A Y +=+=

《半导体集成电路》考试题目及参考答案

第一部分考试试题 第0章绪论 1.什么叫半导体集成电路? 2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写? 3.按照器件类型分,半导体集成电路分为哪几类? 4.按电路功能或信号类型分,半导体集成电路分为哪几类? 5.什么是特征尺寸?它对集成电路工艺有何影响? 6.名词解释:集成度、wafer size、die size、摩尔定律? 第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用? 2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响?。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤? 4.简述硅栅p阱CMOS的光刻步骤? 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足? 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点?并请提出改进方法。 7. 请画出NPN晶体管的版图,并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图,并标注各层掺杂类型和输入输出端子。 第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略?。 2.什么是集成双极晶体管的无源寄生效应? 3. 什么是MOS晶体管的有源寄生效应? 4. 什么是MOS晶体管的闩锁效应,其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法? 6.如何解决MOS器件的场区寄生MOSFET效应? 7. 如何解决MOS器件中的寄生双极晶体管效应? 第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些? 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻,设计一个方块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1.名词解释

常用集成电路的型号及功能说明

型号功能 ACP2371NI 多制式数字音频信号处理电路ACVP2205 梳状滤波、视频信号处理电路 AN5071 波段转换控制电路 AN5195K 子图像信号处理电路 AN5265 伴音功率放大电路 AN5274 伴音功率放大电路 AN5285K 伴音前置放大电路 AN5342K 图像水平轮廓校正、扫描速度调制电路AN5348K AI信号处理电路 AN5521 场扫描输出电路 AN5551 枕形失真校正电路 AN5560 50/60Hz场频自动识别电路 AN5612 色差、基色信号变换电路 AN5836 双声道前置放大及控制电路 AN5858K TV/AV切换电路 AN5862K(AN5862S) 视频模拟开关 AN5891K 音频信号处理电路 AT24C02 2线电可擦、可编程只读存储器 AT24C04 2线电可擦、可编程只读存储器 AT24C08 2线电可擦、可编程只读存储器 ATQ203 扬声器切换继电器电路 BA3880S 高分辨率音频信号处理电路 BA3884S 高分辨率音频信号处理电路 BA4558N 双运算放大器 BA7604N 梳状切换开关电路 BU9252S 8bitA/D转换电路 CAT24C16 2线电可擦、可编程只读存储器 CCU-FDTV 微处理器 CCU-FDTV-06 微处理器 CD54573A/CD54573CS 波段转换控制电路 CH0403-5H61 微处理器 CH04801-5F43 微处理器 CH05001(PCA84C841) 微处理器 CH05002 微处理器 CH7001C 数字NTSC/PAL编码电路 CHT0406 微处理器 CHT0803(TMP87CP38N*) 8bit微处理器 CHT0807(TMP87CP38N) 8bit微处理器 CHT0808(TMP87CP38N) 8bit微处理器 CHT0818 微处理器 CKP1003C 微处理器 CKP1004S(TMP87CK38N) 微处理器 CKP1006S(TMP87CH38N) 微处理器

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第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应: 1、速度饱和效应:主要出现在短沟道NMOS 管,PMOS 速度饱和效应不显著。主要原因是 TH GS V V -太大。在沟道电场强度不高时载流子速度正比于电场强度(μξν=),即载流子 迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和,不再随电场 强度的增加而线性增加。此时近似表达式为:μξυ=(c ξξ<) ,c sat μξυυ==(c ξξ≥),出现饱和速度时的漏源电压DSAT V 是一个常数。线性区的电流公式不变,但一旦达到DSAT V ,电流即可饱和,此时DS I 与GS V 成线性关系(不再是低压时的平方关系)。 2、Latch-up 效应:由于单阱工艺的NPNP 结构,可能会出现VDD 到VSS 的短路大电流。 正反馈机制:PNP 微正向导通,射集电流反馈入NPN 的基极,电流放大后又反馈到PNP 的基极,再次放大加剧导通。 克服的方法:1、减少阱/衬底的寄生电阻,从而减少馈入基极的电流,于是削弱了正反馈。 2、保护环。 3、短沟道效应:在沟道较长时,沟道耗尽区主要来自MOS 场效应,而当沟道较短时,漏衬结(反偏)、源衬结的耗尽区将不可忽略,即栅下的一部分区域已被耗尽,只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外,提高漏源电压可以得到类似的效应,短沟时VT 随VDS 增加而减小,因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低(DIBL): VDS增加会使源端势垒下降,沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿,漏源穿通,将不受栅压控制。 5、亚阈值效应(弱反型导通):当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源(n+)体(p)漏(n+)三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好,尤其在依靠电荷在电容上存储的动态电路,因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅(SOI) 6、沟长调制:长沟器件:沟道夹断饱和;短沟器件:载流子速度饱和。 7、热载流子效应:由于器件发展过程中,电压降低的幅度不及器件尺寸,导致电场强度提高,使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对,从而形成衬底电流,另一方面使电子隧穿到栅氧中,形成栅电流并改变阈值电压。 影响:1、使器件参数变差,引起长期的可靠性问题,可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决:LDD(轻掺杂漏):在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应:衬底偏置体效应、衬底电流感应体效应(衬底电流在衬底电阻上的压降造成衬偏电压)。 二、MOSFET器件模型 1、目的、意义:减少设计时间和制造成本。 2、要求:精确;有物理基础;可扩展性,能预测不同尺寸器件性能;高效率性,减少迭代次数和模拟时间 3、结构电阻:沟道等效电阻、寄生电阻 4、结构电容: 三、特征尺寸缩小 目的:1、尺寸更小;2、速度更快;3、功耗更低;4、成本更低、 方式: 1、恒场律(全比例缩小),理想模型,尺寸和电压按统一比例缩小。 优点:提高了集成密度 未改善:功率密度。 问题:1、电流密度增加;2、VTH小使得抗干扰能力差;3、电源电压标准改变带来不便;4、漏源耗尽层宽度不按比例缩小。 2、恒压律,目前最普遍,仅尺寸缩小,电压保持不变。 优点:1、电源电压不变;2、提高了集成密度 问题:1、电流密度、功率密度极大增加;2、功耗增加;3、沟道电场增加,将产生热载流子效应、速度饱和效应等负面效应;4、衬底浓度的增加使PN结寄生电容增加,速度下降。 3、一般化缩小,对今天最实用,尺寸和电压按不同比例缩小。 限制因素:长期使用的可靠性、载流子的极限速度、功耗。

数字电子技术试卷及答案(免费版)

第1页(共28页) 第2页(共28页) 姓名:__ _______ 班级:__________ 考号:___________ 成绩:____________ 本试卷共 6 页,满分100 分;考试时间:90 分钟;考试方式:闭卷 题 号 一 二 三 四(1) 四(2) 四(3) 四(4) 总 分 得 分 1. 有一数码10010011,作为自然二进制数时,它相当于十进制数( ),作为8421BCD 码 时,它相当于十进制数( )。 2.三态门电路的输出有高电平、低电平和( )3种状态。 3.TTL 与非门多余的输入端应接( )。 4.TTL 集成JK 触发器正常工作时,其d R 和d S 端应接( )电平。 5. 已知某函数??? ??+??? ??++=D C AB D C A B F ,该函数的反函数F =( ) 。 6. 如果对键盘上108个符号进行二进制编码,则至少要( )位二进制数码。 7. 典型的TTL 与非门电路使用的电路为电源电压为( )V ,其输出高电平为( )V ,输出低电平为( )V , CMOS 电路的电源电压为( ) V 。 8.74LS138是3线—8线译码器,译码为输出低电平有效,若输入为A 2A 1A 0=110时,输出 01234567Y Y Y Y Y Y Y Y 应为( ) 。 9.将一个包含有32768个基本存储单元的存储电路设计16位为一个字节的ROM 。该ROM 有( )根地址线,有( )根数据读出线。 10. 两片中规模集成电路10进制计数器串联后,最大计数容量为( )位。 11. 下图所示电路中, Y 1=( );Y 2 =( );Y 3 =( )。 12. 某计数器的输出波形如图1所示,该计数器是( )进制计数器。 13.驱动共阳极七段数码管的译码器的输出电平为( )有效。 二、单项选择题(本大题共15小题,每小题2分,共30分) (在每小题列出的四个备选项中只有一个是最符合题目要求的,请将其代码填写在题后的括号内。错 选、多选或未选均无分。) 1. 函数F(A,B,C)=AB+BC+AC 的最小项表达式为( ) 。 A .F(A,B,C)=∑m (0,2,4) B. (A,B,C)=∑m (3,5,6,7) C .F(A,B,C)=∑m (0,2,3,4) D. F(A,B,C)=∑m (2,4,6,7) 2.8线—3线优先编码器的输入为I 0—I 7 ,当优先级别最高的I 7有效时,其输出012Y Y Y ??的值是( )。 A .111 B. 010 C. 000 D. 101 3.十六路数据选择器的地址输入(选择控制)端有( )个。 A .16 B.2 C.4 D.8 4. 有一个左移移位寄存器,当预先置入1011后,其串行输入固定接0,在4个移位脉冲CP 作用下,四位数据的移位过程是( )。 A. 1011--0110--1100--1000--0000 B. 1011--0101--0010--0001--0000 C. 1011--1100--1101--1110--1111 D. 1011--1010--1001--1000--0111 5.已知74LS138译码器的输入三个使能端(E 1=1, E 2A = E 2B =0)时,地址码A 2A 1A 0=011,则输出 Y 7 ~Y 0是( ) 。 A. 11111101 B. 10111111 C. 11110111 D. 11111111 6. 一只四输入端或非门,使其输出为1的输入变量取值组合有( )种。 A .15 B .8 C .7 D .1 7. 随机存取存储器具有( )功能。 A.读/写 B.无读/写 C.只读 D.只写 8.N 个触发器可以构成最大计数长度(进制数)为( )的计数器。 A.N B.2N C.N 2 D.2N 9.某计数器的状态转换图如下, 其计数的容量为( ) A . 八 B. 五 C. 四 D. 三 A B Y 1 Y 2 Y 3 000 001 010 011 100 101 110 111

集成电路功能

M11B416256A 存储集成电路 M1418VVW 微处理集成电路 M2063SP 制式转换集成电路 M208 系统控制集成电路 M24C08 存储集成电路 M24C128-WMN6 存储集成电路 M27V201-200N6 中文字库集成电路 M28F101AVPAD 存储集成电路 M3004LAB1 红外遥控信号发射集成电路M32L1632512A 存储集成电路 M34300-012SP 微处理集成电路 M34300-628SP 微处理集成电路 M34300M4-012SP 微处理集成电路 M34300N4-011SP 微处理集成电路 M34300N4-012SP 微处理集成电路 M34300N4-555SP 微处理集成电路 M34300N4-567SP 微处理集成电路 M34300N4-584SP 微处理集成电路 M34300N4-587SP 微处理集成电路 M34300N4-628SP 微处理集成电路 M34300N4-629SP 微处理集成电路 M34300N4-657SP 微处理集成电路 M34302M8-612SP 微处理集成电路 M37100M8-616SP 微处理集成电路 M37102M8-503SP 微处理集成电路 M37103M4-750SP 微处理集成电路 M37201M6 微处理集成电路 M37204M8-852SP 微处理集成电路 M37210M2-609SP 微处理集成电路 M37210M3-010SP 微处理集成电路 M37210M3-550SP 微处理集成电路 M37210M3-603SP 微处理集成电路 M37210M3-800SP 微处理集成电路 M37210M3-901SP 微处理集成电路 M37210M3-902SP 微处理集成电路 M37210M4-650SP 微处理集成电路 M37210M4-688微处理集成电路 M37210M4-705SP 微处理集成电路 M37210M4-786SP 微处理集成电路 M37211M2-604SP 微处理集成电路 M37211M2-609SP 微处理集成电路 M37220M3 微处理集成电路 M37221 微处理集成电路 M37221M6-065SP 微处理集成电路

半导体集成电路习题及答案

第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答:集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式,计算TTL “与非”门输出管的CS r 2.2 所示。 提示:先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式: b a a b WL T r c -? = /ln 1ρ , 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意:在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管,试问当横向PNP 器件在4种可能 的偏置情况下,哪一种偏置会使得寄生晶体管的影响最大? 答:当横向PNP 管处于饱和状态时,会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管,要求其在20mA 的电流负载下 ,OL V ≤0.4V ,请在坐标纸上放大500倍画出其版图。给出设计条件如下: 答: 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ; ⑵由设计条件画图 ①先画发射区引线孔; ②由孔四边各距A D 画出发射区扩散孔; ③由A D 先画出基区扩散孔的三边; ④由B E D -画出基区引线孔; ⑤由A D 画出基区扩散孔的另一边;

⑥由A D 先画出外延岛的三边; ⑦由C B D -画出集电极接触孔; ⑧由A D 画出外延岛的另一边; ⑨由I d 画出隔离槽的四周; ⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件,若不满足,则要对所作 的图进行修正,直至满足V V OL 4.0≤的条件。(CS C OL r I V V 00 ES += 及己知 V V C 05.00ES =) 第3章 集成电路中的无源元件 复 习 思 考 题 3.3 设计一个4k Ω的基区扩散电阻及其版图。 试求: (1) 可取的电阻最小线宽min R W =?你取多少? 答:12μm (2) 粗估一下电阻长度,根据隔离框面积该电阻至少要几个弯头? 答:一个弯头 第4章 晶体管 (TTL)电路 复 习 思 考 题 4.4 某个TTL 与非门的输出低电平测试结果为 OL V =1V 。试问这个器件合格吗?上 机使用时有什么问题? 答:不合格。 4.5 试分析图题4.5所示STTL 电路在导通态和截止态时各节点的电压和电流,假定各管的 β=20, BEF V 和一般NPN 管相同, BCF V =0.55V , CES V =0.4~0.5V , 1 CES V =0.1~0.2V 。 答:(1)导通态(输出为低电平) V V B 1.21= , V V B 55.12= ,V V B 2.13= ,V V B 5.04= ,V V B 8.05= ,

数字集成电路必备考前复习总结

Digital IC:数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章引论 1、数字IC芯片制造步骤 设计:前端设计(行为设计、体系结构设计、结构设计)、后端设计(逻辑设计、电路设计、版图设计) 制版:根据版图制作加工用的光刻版 制造:划片:将圆片切割成一个一个的管芯(划片槽) 封装:用金丝把管芯的压焊块(pad)与管壳的引脚相连 测试:测试芯片的工作情况 2、数字IC的设计方法 分层设计思想:每个层次都由下一个层次的若干个模块组成,自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法:IP模块(硬核(Hardcore)、软核(Softcore)、固核(Firmcore))与设计复用Foundry(代工)、Fabless(芯片设计)、Chipless(IP设计)“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准(重点:成本、延时、功耗,还有能量啦可靠性啦驱动能力啦 之类的) NRE (Non-Recurrent Engineering) 成本 设计时间和投入,掩膜生产,样品生产 一次性成本 Recurrent 成本 工艺制造(silicon processing),封装(packaging),测试(test) 正比于产量 一阶RC网路传播延时:正比于此电路下拉电阻和负载电容所形成的时间常数 功耗:emmmm自己算 4、EDA设计流程 IP设计系统设计(SystemC)模块设计(verilog) 综合 版图设计(.ICC) 电路级设计(.v 基本不可读)综合过程中用到的文件类型(都是synopsys版权): 可以相互转化 .db(不可读).lib(可读) 加了功耗信息

集成电路设计练习题

集成电路设计练习题2009 1、说明一个半导体集成电路成本的组成。 2、简述CMOS 工艺流程。简述CMOS 集成电路制造的过程中需要重复进行的工艺步骤。 3、描述你对集成电路工艺的认识。列举几种集成电路典型工艺。工艺上常提到0.25,0.18 指的是什么?简述CMOS 工艺技术的发展趋势。 4、你知道的集成电路设计的表达方式有哪几种? 5、现有一用户需要一种集成电路产品,要求该产品能够实现如下功能:y=lnx其中,x为4位二进制整数输入信号。y 为二进制小数输出,要求保留两位小数。电源电压为3~5v 假设公司接到该项目后,交由你来负责该产品的设计,试讨论该产品的设计全程。 6、请谈谈对一个系统设计的总体思路。针对这个思路,你觉得应该具备哪些方面的知识? 7、描述你对集成电路设计流程的认识。 8、集成电路前端设计流程,后端设计流程,相关的工具。 9、从RTL synthesis 到tape out 之间的设计flow ,并列出其中各步使用的tool. 10、简述FPGA 等可编程逻辑器件设计流程。 11、简述半定制数字电路的设计流程。 12、简要说明并比较数字集成电路几种不同的实现方法。 13、什么是集成电路的设计规则。 14、同步电路和异步电路的区别是什么? 15、画出CMOS 电路的晶体管级电路图,实现Y=AB+C(D+E) 16、在CMOS电路中,要有一个单管作为开关管精确传递模拟低电平,这个单管你会用P管还是N 管,为什么? 17、硅栅COMS工艺中N阱中做的是P管还是N管,N阱的阱电位的连接有什么要求? 18、名词解释:VLSI, CMOS, EDA, VHDL, DRC, LVS, DFT, STA

专用集成电路

实验一 EDA软件实验 一、实验目的: 1、掌握Xilinx ISE 9.2的VHDL输入方法、原理图文件输入和元件库的调用方法。 2、掌握Xilinx ISE 9.2软件元件的生成方法和调用方法、编译、功能仿真和时序仿真。 3、掌握Xilinx ISE 9.2原理图设计、管脚分配、综合与实现、数据流下载方法。 二、实验器材: 计算机、Quartus II软件或xilinx ISE 三、实验内容: 1、本实验以三线八线译码器(LS74138)为例,在Xilinx ISE 9.2软件平台上完成设计电 路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。 2、用1中所设计的的三线八线译码器(LS74138)生成一个LS74138元件,在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用,用原理图的方法设计三线八线译 码器(LS74138),实现编译,仿真,管脚分配和编程下载等操作。 四、实验步骤: 1、三线八线译码器(LS 74138)VHDL电路设计 (1)三线八线译码器(LS74138)的VHDL源程序的输入 打开Xilinx ISE 6.2编程环境软件Project Navigator,执行“file”菜单中的【New Project】命令,为三线八线译码器(LS74138)建立设计项目。项目名称【Project Name】为“Shiyan”,工程建立路径为“C:\Xilinx\bin\Shiyan1”,其中“顶层模块类型(Top-Level Module Type)”为硬件描述语言(HDL),如图1所示。 图1 点击【下一步】,弹出【Select the Device and Design Flow for the Project】对话框,在该对话框内进行硬件芯片选择与工程设计工具配置过程。

《数字集成电路》期末试卷(含答案)

浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 姓名 学号 班级 任课教师 一、填空题(本大题共10小题,每空格1分,共10分) 请在每小题的空格中填上正确答案。错填、不填均无分。 1.十进制数(68)10对应的二进制数等于 ; 2.描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言(HDL )法等,其中 描述法是基础且最直接。 3.1 A ⊕可以简化为 。 4.图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5.如图2所示,当输入C 是(高电平,低电平) 时,AB Y =。 6.两输入端TTL 与非门的输出逻辑函数AB Z =,当A =B =1时,输出低电平且V Z =0.3V ,当该与非门加上负载后,输出电压将(增大,减小) 。 7.Moore 型时序电路和Mealy 型时序电路相比, 型电路的抗干扰能力更强。 8.与同步时序电路相比,异步时序电路的最大缺陷是会产生 状态。 9.JK 触发器的功能有置0、置1、保持和 。 10.现有容量为210×4位的SRAM2114,若要将其容量扩展成211×8位,则需要 片这样 的RAM 。 二、选择题(本大题共10小题,每小题2分,共20分) 在每小题列出的四个备选项中只有一个是符合题目要求的,请将其代码填写在题后的括号内。错选、多选或未选均无分。 11.十进制数(172)10对应的8421BCD 编码是 。 【 】 A .(1111010)8421BCD B .(10111010)8421BCD C .(000101110010)8421BC D D .(101110010)8421BCD 12.逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】

《数字集成电路基础》试题D

《数字集成电路基础》试题D (考试时间:120分钟) 班级: 姓名: 学号: 成绩: 一、填空题(共30分) 1. 当PN 结外加正向电压时,PN 结中的多子______形成较大的正向电流。 2. NPN 型晶体三极管工作在饱和状态时,其发射结和集电结的外加电压分别处于_ _____偏置和_______偏置。 3. 逻辑变量的异或表达式为:_____________________B A =⊕。 4. 二进制数A=1011010;B=10111,则A -B=_______。 5. 组合电路没有______功能,因此,它是由______组成。 6. 同步RS 触发器的特性方程为:Q n+1 =______,其约束方程为:______。 7. 将BCD 码翻译成十个对应输出信号的电路称为________,它有___个 输入端,____输出端。 8. 下图所示电路中,Y 1 Y 3 =______。 二、选择题(共 20分) 1. 四个触发器组成的环行计数器最多有____个有效状态。 A.4 B. 6 C. 8 D. 16 2. 逻辑函数D C B A F +=,其对偶函数F * 为________。 A .( )()D C B A ++ B. ()()D C B A ++ C. ()()D C B A ++ 3. 用8421码表示的十进制数65,可以写成______。 A .65 B. [1000001]BCD C. [01100101]BCD D. [1000001]2 1 A B 3

4. 用卡诺图化简逻辑函数时,若每个方格群尽可能选大,则在化简后的最简表达式 中 。 A .与项的个数少 B . 每个与项中含有的变量个数少 C . 化简结果具有唯一性 5. 已知某电路的真值表如下,该电路的逻辑表达式为 。 A .C Y = B. A B C Y = C .C AB Y += D .C C B Y += 三、化简下列逻辑函数,写出最简与或表达式:(共20分) 1. 证明等式:AB B A B A B A +?=+ 2. Y 2=Σm (0,1,2,3,4,5,8,10,11,12) 3. Y 3=ABC C AB C B A C B A +++? 四、分析设计题 (共 30分)

集成电路作业

1、集成电路制造工艺发展水平的衡量指标是什么? a. 在设计和生产中可达到的最小线宽(或称特征尺寸L)。 b. 所使用的硅晶圆片的直径。 c. DRAM的储存容量。 2、简述电路制造工艺的发展趋势。 a.趋势性的变化越来越明显,速度越来越快。 特征尺寸越来越小,电源电压越来越低,芯片尺寸越来越大,布线层数越来越多,单片上的晶体管数越来越多,I/O引线越来越多,时钟速度越来越快 b.集成电路朝着两个方向发展。 c.从另一个角度来说,进入90年代以来,电子信息类产品的开发明显地出现了两个 特点。 3、简述集成电路产业结构经历的三次重大变革。 第一次变革是以加工制造为主导的初级阶段 a.这一时期半导体制造在IC产业中充当主角。 b.这一时期IC设计和半导体工艺密切相关且主要以人工为主。 第二次变革以Foundry和IC设计公司的崛起为标志 a.集成电路产业的一次大分工。 b.IC产业进入了以客户为导向的阶段。 c.EDA工具的发展,使IC设计工程可以独立于生产工艺。 第三次变革以设计、制造、封装和测试四业分离为标志 a.集成电路产业的又一次大分工。 b.IC产业进入了以竞争为导向的高级阶段。 c.系统设计与IP核设计逐渐开始分工。 4、1个门相当于几个晶体管?以门的数量来划分集成电路有哪些分类? 1个门相当于4个晶体管,等效于一个二输入与非门 a. 小规模集成电路(SSI:Small Scale Integrated Circuit)>1-10个门,基本的与非和或非逻辑。 b. 中规模集成电路(MSI: Middle Scale Integrated Circuit)>1万门以内,含有计数器和逻辑功能块等电路。 c. 大规模集成电路(LSI:Large Scale Integrated Circuit)>几万门,含有更多更大逻辑功能块,如4位CPU等。 d. 超大规模集成电路(VLSI:Very Large Scale Integrated Circuit)>近十万门,如64位CPU等电路。 e. 特大规模集成电路(ULSI:Ultra Large Scale Integrated Circuit)>几百万门以上,如DSP、CPU等电路。 f. 巨大规模集成电路(GSI:Giga Scale Integrated Circuit)>千万门以上,如SoC等电路。 5、集成电路系统设计需具备哪些要素? 人才、工具、库和资金。

集成电路工艺原理试题总体答案

目录 一、填空题(每空1分,共24分) (1) 二、判断题(每小题1.5分,共9分) (1) 三、简答题(每小题4分,共28分) (2) 四、计算题(每小题5分,共10分) (4) 五、综合题(共9分) (5) 一、填空题(每空1分,共24分) 1.制作电阻分压器共需要三次光刻,分别是电阻薄膜层光刻、高层绝缘层光刻和互连金属层光刻。 2.集成电路制作工艺大体上可以分成三类,包括图形转化技术、薄膜制备技术、掺杂技术。 3.晶体中的缺陷包括点缺陷、线缺陷、面缺陷、体缺陷等四种。 4.高纯硅制备过程为氧化硅→粗硅→ 低纯四氯化硅→ 高纯四氯化硅→ 高纯硅。 5.直拉法单晶生长过程包括下种、收颈、放肩、等径生长、收尾等步骤。 6.提拉出合格的单晶硅棒后,还要经过切片、研磨、抛光等工序过程方可制备出符合集成电路制造要求的硅衬底 片。 7.常规的硅材料抛光方式有:机械抛光,化学抛光,机械化学抛光等。 8.热氧化制备SiO2的方法可分为四种,包括干氧氧化、水蒸汽氧化、湿氧氧化、氢氧合成氧化。 9.硅平面工艺中高温氧化生成的非本征无定性二氧化硅对硼、磷、砷(As)、锑(Sb)等元素具有掩蔽作用。 10.在SiO2内和Si- SiO2界面存在有可动离子电荷、氧化层固定电荷、界面陷阱电荷、氧化层陷阱等电荷。 11.制备SiO2的方法有溅射法、真空蒸发法、阳极氧化法、热氧化法、热分解淀积法等。 12.常规平面工艺扩散工序中的恒定表面源扩散过程中,杂质在体内满足余误差函数分布。常规平面工艺扩散工序中的有限表 面源扩散过程中,杂质在体内满足高斯分布函数分布。 13.离子注入在衬底中产生的损伤主要有点缺陷、非晶区、非晶层等三种。 14.离子注入系统结构一般包括离子源、磁分析器、加速管、聚焦和扫描系统、靶室等部分。 15.真空蒸发的蒸发源有电阻加热源、电子束加热源、激光加热源、高频感应加热蒸发源等。 16.真空蒸发设备由三大部分组成,分别是真空系统、蒸发系统、基板及加热系统。 17.自持放电的形式有辉光放电、弧光放电、电晕放电、火花放电。 18.离子对物体表面轰击时可能发生的物理过程有反射、产生二次电子、溅射、注入。 19.溅射镀膜方法有直流溅射、射频溅射、偏压溅射、磁控溅射(反应溅射、离子束溅射)等。 20.常用的溅射镀膜气体是氩气(Ar),射频溅射镀膜的射频频率是13.56MHz。 21.CVD过程中化学反应所需的激活能来源有?热能、等离子体、光能等。 22.根据向衬底输送原子的方式可以把外延分为:气相外延、液相外延、固相外延。 23.硅气相外延的硅源有四氯化硅(SiCl4)、三氯硅烷(SiHCl3)、二氯硅烷(SiH2Cl2)、硅烷(SiH4)等。 24.特大规模集成电路(ULIC)对光刻的基本要求包括高分辨率、高灵敏度的光刻胶、低缺陷、精密的套刻对准、对大尺寸硅片 的加工等五个方面。 25.常规硅集成电路平面制造工艺中光刻工序包括的步骤有涂胶、前烘、曝光、显影、坚膜、腐蚀、 去胶等。 26.光刻中影响甩胶后光刻胶膜厚的因素有溶解度、温度、甩胶时间、转速。 27.控制湿法腐蚀的主要参数有腐蚀液浓度、腐蚀时间、腐蚀液温度、溶液的搅拌方式等。 28.湿法腐蚀Si所用溶液有硝酸-氢氟酸-醋酸(或水)混合液、KOH溶液等,腐蚀SiO2常用的腐蚀剂是HF溶液,腐蚀 Si3N4常用的腐蚀剂是磷酸。 29.湿法腐蚀的特点是选择比高、工艺简单、各向同性、线条宽度难以控制。 30.常规集成电路平面制造工艺主要由光刻、氧化、扩散、刻蚀、离子注入(外延、CVD、PVD)等工 艺手段组成。 31.设计与生产一种最简单的硅双极型PN结隔离结构的集成电路,需要埋层光刻、隔离光刻、基区光刻、发射区光刻、引线区 光刻、反刻铝电极等六次光刻。 32.集成电路中隔离技术有哪些类? 二、判断题(每小题1.5分,共9分) 1.连续固溶体可以是替位式固溶体,也可以是间隙式固溶体(×) 2.管芯在芯片表面上的位置安排应考虑材料的解理方向,而解理向的确定应根据定向切割硅锭时制作出的定位面为依据。(√) 3.当位错线与滑移矢量垂直时,这样的位错称为刃位错,如果位错线与滑移矢量平行,称为螺位错(√) 4.热氧化过程中是硅向二氧化硅外表面运动,在二氧化硅表面与氧化剂反应生成二氧化硅。(×) 5.热氧化生长的SiO2都是四面体结构,有桥键氧、非桥键氧,桥键氧越多结构越致密,SiO2中有离子键成份,氧空位表现为带正

专用集成电路AD的设计

A/D转换器的设计 一.实验目的: (1)设计一个简单的LDO稳压电路 (2)掌握Cadence ic平台下进行ASIC设计的步骤; (3)了解专用集成电路及其发展,掌握其设计流程; 二.A/D转换器的原理: A/D转换器是用来通过一定的电路将模拟量转变为数字量。 模拟量可以是电压、电流等电信号,也可以是压力、温度、湿度、位移、声音等非电信号。但在A/D转换前,输入到A/D转换器的输入信号必须经各种传感器把各种物理量转换成电压信号。符号框图如下: 数字输出量 常用的几种A/D器为; (1):逐次比较型 逐次比较型AD由一个比较器和DA转换器通过逐次比较逻辑构成,从MSB 开始,顺序地对每一位将输入电压与内置DA转换器输出进行比较,经n次比较而输出数字值。其电路规模属于中等。其优点是速度较高、功耗低,在低分辩率(<12位)时价格便宜,但高精度(>12位)时价格很高。 (2): 积分型 积分型AD工作原理是将输入电压转换成时间(脉冲宽度信号)或频率(脉冲频率),然后由定时器/计数器获得数字值。其优点是用简单电路就能获得高分辨率,但缺点是由于转换精度依赖于积分时间,因此转换速率极低。初期的单片AD转换器大多采用积分型,现在逐次比较型已逐步成为主流。 (3):并行比较型/串并行比较型

并行比较型AD采用多个比较器,仅作一次比较而实行转换,又称FLash(快速)型。由于转换速率极高,n位的转换需要2n-1个比较器,因此电路规模也极大,价格也高,只适用于视频AD转换器等速度特别高的领域。 串并行比较型AD结构上介于并行型和逐次比较型之间,最典型的是由2个n/2位的并行型AD转换器配合DA转换器组成,用两次比较实行转换,所以称为Half flash(半快速)型。还有分成三步或多步实现AD转换的叫做分级型AD,而从转换时序角度又可称为流水线型AD,现代的分级型AD中还加入了对多次转换结果作数字运算而修正特性等功能。这类AD速度比逐次比较型高,电路规模比并行型小。 一.A/D转换器的技术指标: (1)分辨率,指数字量的变化,一个最小量时模拟信号的变化量,定义为满刻度与2^n的比值。分辨率又称精度,通常以数字信号的位数来表示。 (2)转换速率,是指完成一次从模拟转换到数字的AD转换所需的时间的倒数。积分型AD的转换时间是毫秒级属低速AD,逐次比较型AD是微秒级,属中速AD,全并行/串并行型AD可达到纳秒级。采样时间则是另外一个概念,是指两次转换的间隔。为了保证转换的正确完成,采样速率必须小于或等于转换速率。因此有人习惯上将转换速率在数值上等同于采样速率也是可以接受的。常用单位ksps 和Msps,表示每秒采样千/百万次。 (3)量化误差,由于AD的有限分辩率而引起的误差,即有限分辩率AD的阶梯状转移特性曲线与无限分辩率AD(理想AD)的转移特性曲线(直线)之间的最大偏差。通常是1 个或半个最小数字量的模拟变化量,表示为1LSB、1/2LSB。(4)偏移误差,输入信号为零时输出信号不为零的值,可外接电位器调至最小。(5)满刻度误差,满度输出时对应的输入信号与理想输入信号值之差。 (6)线性度,实际转换器的转移函数与理想直线的最大偏移,不包括以上三种误差。 三、实验步骤 此次实验的A/D转换器用的为逐次比较型,原理图如下:

数电期末试卷及答案(共4套)

XX大学信息院《数字电子技术基础》 期终考试试题(110分钟)(第一套) 一、填空题:(每空1分,共15分) 1.逻辑函数Y AB C =+的两种标准形式分别为()、 ()。 2.将2004个“1”异或起来得到的结果是()。 3.半导体存储器的结构主要包含三个部分,分别是()、()、()。 4.8位D/A转换器当输入数字量10000000为5v。若只有最低位为高电平,则输出电压为()v;当输入为10001000,则输出电压为()v。 5.就逐次逼近型和双积分型两种A/D转换器而言,()的抗干扰能力强,()的转换速度快。 6.由555定时器构成的三种电路中,()和()是脉冲的整形电路。7.与PAL相比,GAL器件有可编程的输出结构,它是通过对()进行编程设定其()的工作模式来实现的,而且由于采用了()的工艺结构,可以重复编程,使它的通用性很好,使用更为方便灵活。 二、根据要求作题:(共15分) 1.将逻辑函数P=AB+AC写成“与或非”表达式,并用“集电极开路与非门”来实现。 2.图1、2中电路均由CMOS门电路构成,写出P、Q 的表达式,并画出对应A、B、C的P、Q波形。 三、分析图3所示电路:(10分) 1)试写出8选1数据选择器的输出函数式; 2)画出A2、A1、A0从000~111连续变化时,Y的波形图; 3)说明电路的逻辑功能。

四、设计“一位十进制数”的四舍五入电路(采用8421BCD码)。要求只设定一个输出,并画出用最少“与非门”实现的逻辑电路图。(15分) 五、已知电路及CP、A的波形如图4(a) (b)所示,设触发器的初态均为“0”,试画出输出端B和C的波形。(8分) B C 六、用T触发器和异或门构成的某种电路如图5(a)所示,在示波器上观察到波形如图5(b)所示。试问该电路是如何连接的?请在原图上画出正确的连接图,并标明T的取值。 (6分) 七、图6所示是16*4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路。ROM 中的数据见表1所示。试画出在CP信号连续作用下的D3、D2、D1、D0输出的电压波形,并说明它们和CP信号频率之比。(16分) 表1:

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