Quartus II 6.0 简明教程
QuartusII软件操作教程
时单击next按钮，进入到最后的汇总窗口，单击finish返回
主界面。
Quartus II 软件操作
2. 使用电路图绘制工具产生设计输入
常用的设计输入方法包括使用电路图绘制工具 和使用VHDL代码。这里先说明使用电路图绘制工 具的输入方法。该工具称为模块编辑器(Block Editor)。
示例:对于逻辑函数
Quartus II 软件操作
第三步 对设计的电路进行仿真 Quartus II包含仿真工具，它 们用于仿真已设计电路的行为功能。 在电路仿真之前，必须先创建输入 波形文件。 1） 使用波形编辑器。 选择File/New命令，在弹出的对 话框中选择Vector Waveform File 选项，单击OK按钮。将文件 命名为example_schematic.vwf并保 存。
Quartus II 软件操作
一. 简介 Altera公司的Quartus II软件提供了可编程片上 系统（SOPC）设计的一个综合开发环境，是进 行SOPC设计的基础，Quartus II集成环境包括 1．系统级设计 2．嵌入式软件开发 3．可编程逻辑器件（PLD）设计 4．综合 5．布局和布线 6．验证和仿真
Quartus II 软件操作
使用Waveform Editing(波形编辑)工具，该工具位于竖 直工具栏内,其形状类似于分别指向左侧和右侧的箭头,也可 以改变输入波形。选择该工具的时候，如果原始波形对应的 值等于0，那么拖过后波形对应的值变为1，如果原始波形对 应的值等于1，那么拖过后波形对应的值变为0。
画出相应的电路图。
f x1 x2 x2 x3
Quartus II 软件操作
第一步 画电路图 在Quartus II 界面中，选择File/new命令，在弹出的窗 口中，选择Design Files中的Block Diagram/Schematic File选项并单击ok按钮。此操作打开了模块编辑器窗口。在 该窗口中画出电路图，可以产生设计中需要的模块图文件。 1）导入逻辑门符号。 双击模块编辑器的空白区域，或者选择Edit/insert symbol,或者在工具栏中单击与门符号，在左面的libraries 方框内，列出了Quartus II 提供的若干库。单击 c:\quartus\libraries旁边的“+”号，然后单击primitives 旁边的“+”号，最后单击logic旁边的“+”号，选中and2， 放置到模块编辑器窗口。用同样的方法再放置一个两输入与 门，一个非门，一个两输入或门。
QuartusⅡ6.0 开发流程
位于系统环境最下方的状态条组成。图3.4中位于上面的窗口用于显 示编译或仿真时的运行状态和进度。位于下方的状态条用于显示每 个按钮或菜单的功能描述以及工程编译和波形仿真的进度。此外， 当仿真器运行到设置的断点时，状态条还会显示系统处于等待状态 “Simulator Waiting...”；当编译器和仿真器都不工作时，状态窗口显 示系统处于空闲状态“Idle”。
类型的节点线与总线分别组合或混合而成。三种线型之间的 关系类似于C语言中的变量、数组和结构体之间的关系。
(6) “Toggle Connection Dot”：指定线的交叉点为连接点 或把连接点定义为不连接。 (7) “Flip Horizontal”，“Flip Vertital”：水平旋转，垂直 旋转。 (8) “Rotate by Degrees”：旋转特定角度。
图3.12 功能窗口
(2)“Full screen”：全屏显示。
(3)“Fit in window”：适应窗口大小显示。 (3) “Zoom In”，“Zoom、Out”，“Zoom”：放大，缩小， 自定义显示范围。 (4) “Show Guidelines”：显示网格线。 (5) “Show Block I/O Tables”：显示模块的端口输入输出表。 (6) “Show Mapper Table”：显示模块和与模块相连的信号 之间的映射表。
自定义工具条可以通过以下步骤进行：点击菜单 Tools=>Customize=>Toolbars，也可在工具条或快捷命令按钮
处单击鼠标右键，选择Customize=>Toolbars，出现图3.7所示画
面，然后就可自行添加或删减工具条。自定义快捷命令按钮的 过程是：选择点击菜单Tools=>Customize=>Commands或在工 具条和快捷命令按钮处单击鼠标右键，选择 Customize=>Commands，就会出现图3.8所示画面，然后选择 不同类别下的快捷命令按钮并用鼠标拖到工具条中，即可完成 个性化设置。
实验十 Quartus II简明教程(简化)
实验十Quartus II简明教程在本实验中，我们通过设计一个2输入与门的例子，学习QuartusⅡ软件的使用。
1．文件及工程建立首先为该设计(工程)建立一个目录，如C:\VHDL\and2gate，然后运行Quartus Ⅱ 6.0，进入Quartus Ⅱ 6.0集成环境。
1) 新建文件选择菜单【File】→【New】，出现如图10-1所示的对话框，在框中选中【VHDL File】，单击【OK】按钮，即选中文本编辑方式。
在弹出的编辑窗口中输入and2gate.VHD源程序。
输入完毕后，选择菜单【Flie】→【Save As】，即出现文件保存对话框。
首先选择存放本文件的目录C:\VHDL\and2gate，然后在【文件名】框中输入文件名and2gate，然后单击【保存】。
即把输入的文件保存在指定的目录中。
图10-2是新建的文件and2gate.VHD。
本实验中的and2.VHD源程序如下：--and2gate.VHD源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY and2 gate ISPORT(a,b: IN STD_LOGIC;y: OUT STD_LOGIC);END and2 gate;ARCHITECTURE one OF and2 gate ISBEGINy<=a and b;END one;图10-1 新建文件类型的选择框图10-2 新建的文件and2gate.VHD2) 新建工程在弹出的窗口(图10-3)中点击【是(Y)】确认新建工程。
或者执行【File】→【New Project Wizard】命令，打开新建工程向导，将出现如图10-4所示的对话框。
第一栏为工作目录，第二栏为工程名，第三栏为顶层文件的实体名（应与第二栏工程名保持一致）。
图10-3 保存VHD文件后弹出的窗口图10-4 新建工程——工程参数设置3) 将文件添加到对应的工程点击【Next】将弹出如图10-5所示的添加文件操作界面，点击最上面【File Name】右侧的【…】按钮，找到工作目录下的and2gate.vhd文件并加入。
QuartusII 6.0简易使用向导
1-4、编译前的设置 、
选择目标芯片（此步骤建立工程时已选定）。 1、选择目标芯片（此步骤建立工程时已选定）。 若需更改目标芯片，选择Assignments/Device Assignments/Device， 若需更改目标芯片，选择Assignments/Device， 在弹出的窗口中更改目标芯片即可。 在弹出的窗口中更改目标芯片即可。 选择配置器件的工作方式（这步用于AS AS下载时 2、选择配置器件的工作方式（这步用于AS下载时 配置芯片的选择，一般不用）； 配置芯片的选择，一般不用）； 选择配置器件和编程方式（这步也是AS AS下载配 3、选择配置器件和编程方式（这步也是AS下载配 置所使用，一般不用）； 置所使用，一般不用）； 选择目标器件闲置引脚的状态（不是必须）； 4、选择目标器件闲置引脚的状态（不是必须）； 编译文件置顶（重要步骤） 5、编译文件置顶（重要步骤） 注意： 注意：通过工程向导做作的设置都是可以在 Assignments/settings下再进行修改的 下再进行修改的。 Assignments/settings下再进行修改的。
2
Quartus II 操作环境
1、Project Navigator（工程管理器） 、 （工程管理器）
2、Status window（状态窗口） 、 （状态窗口）
2、Message window（信息窗口） 、 （信息窗口）
3
常用工具栏
Execution controls Window & new file buttons Dynamic menus Floorplan Compiler report
14
Resource Usage（资源使用情况） （资源使用情况）
Several tables in Resource Section detail how much of FPGA resources used
Quartus6.0破解方法
A 卷 QuartusII6.0安装的安装和破解指南
（3）点击windows “开始”菜单下的“运行”，输入“cmd ”，打开DOS 操作窗口，输入“ipconfig –all ，回车，找到Physical Address （如00251150110E ，中间不用短线连接），用纸笔记录下来；
（4）用记事本打开“C:\altera ”文件夹中的license.DAT 文件，将文件中的两处XXXXXXXXXXXX 用前面记录的Physical Address 序号替换，将修改后的license.DAT 文件保存到安装目录下，注意license 文件存放的路径名称不能包含汉字和空格，空格可以用下划线代替；
（5）打开安装好的QuartusII6.0软件，选择tool\license setup 菜单
将licese file 处选择为刚才修改后的license.DAT 文件的路径然后点击OK ，软件的破解就成功了，可以开始使用了。
Quartus II软件操作基础
第2章 Quartus II软件操作基础本章介绍Altera公司的Quartus II（6.0版本）软件的使用方法，作为EDA实训设计的基础。
通过本章的学习，读者可初步采用Quartus II软件的原理图输入法和HDL文本输入法，来设计数字电路和系统，并掌握用EDA实训仪设计电路进行硬件验证的方法。
uartus II是Altera公司近几年推出的新一代、功能强大的可编程逻辑器件设计环境，至今已公布了 6.0以上版本。
Quartus II 软件提供了SOPC设计的综合开发环境，是SOPC设计的基础。
Quartus II集成环境支持系统级设计、嵌入式系统设计和可编程器件设计的设计输入、编译、综合、布局、布线、时序分析、仿真、编程下载等EDA设计过程。
Quartus II支持多种编辑输入法，包括图形编辑输入法，VHDL、Verilog HDL和AHDL的文本编辑输入法，符号编辑输入法，以及内存编辑输入法。
下面以Quartus II 6.0版本为例，介绍Quartus II 软件的基本操作。
2.1 Quartus II软件的安装Quartus II 6.0版本设计软件的安装比较简单，只要把Quartus II 6.0设计软件光盘放入计算机的光驱中，安装光盘将自动引导完成Quartus II 6.0的安装。
但软件安装结束之后，还必须在软件中指定Altera 公司的授权文件（License.dat ），才能正常使用Quartus II 软件。
在Windows 2000或Windows XP 系统下指定授权文件的操作步骤如下：① 打开Windows 窗口下的“控制面板”，用鼠标左键双击控制面板上的“系统”图标（或用鼠标右键点击“我的电脑”，在弹出的对话框中选择“属性”），在弹出的“系统特性”对话框中展开“高级”页面，如图2.1所示。
用鼠标左键点击该页面上的“环境变量”按钮，弹出如图2.2所示的“环境变量”对话框。
quartus2使用指导
Q u a r t u s I I使用指南在这个实验中我们通过一个简单的实例来演示如何使用Quartus II。
在PLD器件上做一个完整的逻辑设计。
我们将在PLD上实现一个三人表决器的逻辑。
三人表决，以少数服从多数为原则，多数人同意则议案通过，否则议案被否决。
这里，我们使用三个按键代表三个参与表决的人，置“0”表示该人同意议案，置“1”表示该人同意议案；两个指示灯用来表示表决结果，LED1 点亮表示议案通过，LED2 点亮表示议案被否决。
真值表如下：S1 S2 S3 LED1 LED20 0 0 0 10 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 0下面我们就具体来实现这一设计。
1、双击桌面上Quartus II的图标，启动Quartus II软件。
2、通过File => New Project Wizard…菜单命令启动新项目向导。
3、在随后弹出的对话框上点击Next按钮，继续。
4、在What is the working directory for this project栏目中设定新项目所使用的路径；在What is the name of this project栏目中输入新项目的名字: vote，点击Next按钮。
5、在这一步，向导要求向新项目中加入已存在的设计文件。
因为我们的设计文件还没有建立，所以点击Next按钮，跳过这一步。
6、在这一步选择器件的型号。
Family栏目设置为Cyclone，选中Specific device selected in ‘Available devices’ list选项，在Avail able device窗口中选中所使用的器件的具体型号，这里以EP1C6Q240C8为例。
点击Next按钮，继续。
7、在这一步，可以为新项目指定综合工具、仿真工具、时间分析工具。
在这个实验中，我使用Quartus II6.0的默认设置，直接点击Next按钮，继续。
QuartusII简明操作指南
Quartus II简明操作指南在前面的实验里，我们所有的实验都是基于这样一个观点，即将一个数字系统划分成合适利用已有的中小规模数字集成电路的功能的模块，然后将这些集成电路通过外部引线连接起来。
现在开始我们将研究用可编程逻辑器件(PLD/FPGA)来进行数字系统设计。
可编程逻辑器件是一种大规模的集成电路，其内部预置了大量易于实现各种逻辑函数的结构，同时还有一些用来保持信息或控制连接的特殊结构，这些保持的信息或连接确定了器件实现的实际逻辑功能，当改变这些信息或连接时器件的功能也将随之改变。
可编程逻辑器件的设计过程和传统的中小规模数字电路设计也不一样，可编程数字系统，无论是CPLD 还是FPGA器件都需要利用软件工具来进行设计。
可编程数字系统设计总体上一般可以分为设计输入、项目处理、设计校验和器件编程这四个主要过程。
下面我们将一个简单的模60BCD计数器为例，说明可编程数字系统设计的基本流程、概念和方法，掌握Quart us II 软件的基本功能和操作，了解原理图输入方式的设计全过程。
一、设计项目输入设计输入是设计者对系统要实现的逻辑功能进行描述的过程。
设计输入有多种表达方式，本次我们主要学习图形输入法。
1.1 建立工程项目1.打开Quart us II，在File菜单中选择New Project Wizard项，将出现工程项目建立向导对话框。
2.点击“Next”，进入到相应的对话框，在最上面的文本输入框中输入项目所在的目录名（注意：不能用中文名，下同），在中间的文本输入框中输入项目名称，在最下面的文本输入框中输入最顶层模块的名称。
3.点击“Next”,进入到设计文件选择对话框，由于在本例中还没有任何设计文件，所以不选择任何文件。
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Quartus 简明教程以设计一个简单的LED7段译码器为例介绍使用Quartus设计的全过程。
Step1 ：打开quartus，显示窗口如图1所示：ProjectNavigatorMessage Widow图1 quarts启动后的显示界面Step2: 新建工程：Quartus设计都是以工程为单位的，也就是说每一个设计必须包含在某一个工程中。
（1）点击File菜单”New Project Wizard…”菜单项（图2），启动项目向导(图3)。
图2 New Project 选项图3 项目向导第一个窗口在图3中点击Next，出现图4所示的窗口，要求设置项目路径、顶层设计文件的名称。
设计中最好保持project 的名字和顶层文件名相一致，这里我们在project name（第二个编辑框）中输入需要设计的bin27seg（图5）。
点击Next，出现图6所示窗口，在这里可以添加我们已经设计好的文件。
假设我们现在还没有.vhd设计文件，掠过此步，直接点击Next。
项目路径项目名称顶层设计实体名图4 项目基本信息设置图5 项目名称填写图6 添加已有文件图7 第三方eda工具选择Array注意题目图8图9图10图11图12图13 图14图15在bin27seg.vhd 文件中输入代码(代码附后)图16图18图19Bin27seg的rtl级电路图20图21图22 编译全过程图23图设计的另一部分就是验证自己的设计功能是否正确。
这里我们采用激励的方式，给定输入波形，观察输出是否正确。
（注这步也非必须，如果对自己的设计有充足的信心：）不过建议大家稍微大些的设计一定要做仿真）选择File 菜单->new…，在other files 表签页，选择vector waveform file （波形文件），点OK ，如图25所示，将其保存，如图26,注意文件名和要仿真的实体名保持一致波形文件图25图26图27现在要作的是把设计中的输入和输出管脚引进波形文件。
在波形文件窗口的左边栏点击右键，选择insert node or bus ，出现图28点击node finder图28察看filter下拉框中选择pins：all，然后单击list按钮，出现图30所示图29将设计中的管脚引入，即调到右边的框中，可以按ctrl键选择多项，完成之后按OK，返回图31窗口图30将设计中的管脚引入，即调到右边的框中，可以按ctrl键选择多项，完成之后按OK，出现如图32,对应entity中的管脚entity bin27seg isport (data_in : instd_logic_vector (3 downto 0);EN : in std_logic;data_out : out std_logic_vector(6 downto 0));end entity;图31图32图33 图34注意输入激励的设置是随意的，但是决定设计的输出，这样可以根据不同的设计和自己的需要来设置不同的输入激励（波形）图35图36图37特别的，当需要设置时钟时，请使用图标，比如我想让图38图39波形激励设置完成后，可以进行仿真了，选择processing 菜单start simulation 项，启动仿真进程（图39）结果如图40所示。
图40看到波形与自己设计时功能一致，表示设计无误。
到这里，一个设计过程就结束了。
接下来就是下载到芯片了。
这个就先不写了，毕竟自己做的时候不可能下载。
如果需要，可以参看quartus help，特别是tutorial里边的内容，是为初学者准备的。
唯一的遗憾就是全英文的。
另外，在自己做设计的时候需要设定自己的设计到特殊的某个管脚，这时需要用assigment editor， 在assignment 菜单－》assignment editor菜单项。
(图41-45),可以参看help->tutorial这一步应该在analysis & synthesis 之后，fitter之前设定。
如果自己不设定，quartus会自动为你设定引脚。
图46是设定完的引脚在器件的位置，注意，你设计所用的管脚可以定义到任意IO，时钟管脚除外（定义在某一个GCLK端），图47是实际的器件与图46对应图41图42图43图44图45图46图47 PLCC封装的EPM7128（CPLD）图48 xilinx公司的FPGA（圆圈中的那个芯片）CPLD基本原理一.基于乘积项（Product-Term)的PLD结构采用这种结构的PLD芯片有：Altera的MAX7000，MAX3000系列（EEPROM工艺）,Xilinx的XC9500系列（Flash工艺）和Lattice,Cypress的大部分产品（EEPROM工艺）我们先看一下这种PLD的总体结构（以MAX7000为例，其他型号的结构与此都非常相似）：图1 基于乘积项的PLD内部结构这 种PLD可分为三块结构：宏单元（Marocell)，可编程连线（PIA)和I/O控制块。
宏单元是PLD 的基本结构，由它来实现基本的逻辑功能。
图1中兰色部分是多个宏单元的集合（因为宏单元较多，没有一一画出）。
可编程连线负责信号传递，连 接所有的宏单元。
I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。
图1 左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局时钟，清零和输出使能信号，这几个信号有专用连线与PLD中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。
宏单元的具体结构见下图：图2 宏单元结构左 侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。
后面的乘积项选择矩阵是一个“或”阵列。
两者一起 完成组合逻辑。
图右侧是一个可编程D触发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产 生的时钟和清零。
如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。
二.乘积项结构PLD的逻辑实现原理下面我们以一个简单的电路为例,具体说明PLD是如何利用以上结构实现逻辑的，电路如下图：图3假设组合逻辑的输出(AND3的输出)为f，则f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我们以!D表示D 的“非”）PLD将以下面的方式来实现组合逻辑f:图4A,B,C,D由PLD芯片的管脚输入后进入可编程连线阵列（PIA)，在内部会产生A,A反,B,B反,C,C 反,D,D反8个输出。
图中每一个叉表示 相连（可编程熔丝导通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。
这样组合逻辑就实现了。
图3电路中D触发器的实现比较简单，直接利用宏单元中的可编程D触发器来实现。
时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接 到可编程触发器的时钟端。
可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。
这样PLD就完成了图3所示电路的功能。
（以上这些步骤都是由软件自 动完成的，不需要人为干预）图3的电路是一个很简单的例子，只需要一个宏单元就可以完成。
但对于一个复杂的电路，一个宏单元是不能实现的，这时就需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入。
这样PLD就可以实现更复杂逻辑。
这种基于乘积项的PLD基本都是由EEPROM和Flash工艺制造的，一上电就可以工作，无需其他芯片配合。
FPGA 结构与原理初步(zz自)一.查找表（Look-Up-Table)的原理与结构采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。
查 找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。
目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。
当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每 输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。
下面是一个4输入与门的例子，实际逻辑电路LUT的实现方式a,b,c,d 输入 逻辑输出地址RAM中存储的内容0000 0000000001000010....0 01111111111FPGA的总体结构二.基于查找表（LUT)的FPGA的结构我们看一看xilinx Spartan-II的内部结构，如下图：xilinx Spartan-II 芯片内部结构Slices结构Spartan-II主要包括CLBs，I/O块，RAM块和可编程连线（未表示出）。
在spartan-II中，一个CLB包括2个Slices,每个slices包括两个LUT，两个触发器和相关逻辑。
Slices可以看成是SpartanII实现逻辑的最基本结构 (xilinx其他系列，如SpartanXL,Virtex的结构与此稍有不同，具体请参阅数据手册）altera的FLEX/ACEX等芯片的结构如下图：altera FLEX/ACEX 芯片的内部结构逻辑单元（LE）内部结构FLEX/ACEX 的结构主要包括LAB，I/O块，RAM块（未表示出）和可编程行/列连线。
在FLEX/ACEX 中，一个LAB包括8个逻辑单元（LE）,每个LE包括 一个LUT，一个触发器和相关的相关逻辑。
LE是FLEX/ACEX芯片实现逻辑的最基本结构(altera其他系列，如APEX的结构与此基本相同，具 体请参阅数据手册）二.查找表结构的FPGA逻辑实现原理我们还是以这个电路的为例：A, B,C,D由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连到到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数 据然后输出，这样组合逻辑就实现了。
该电路中D触发器是直接利用LUT后面D触发器来实现。
时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。
触发器的 输出与I/O脚相连，把结果输出到芯片管脚。
这样PLD就完成了图3所示电路的功能。
（以上这些步骤都是由软件自动完成的，不需要人为干预）这个电路是一个很简单的例子，只需要一个LUT加上一个触发器就可以完成。
对于一个LUT无法完成的的电路，就需要通过进位逻辑将多个单元相连，这样FPGA就可以实现复杂的逻辑。