余三码设计可逆计数器
数字电路与逻辑设计试题 (1)
《数字电路与逻辑设计》试题3参考答案一. 填空题(10)1． 一个触发器有Q 和Q 两个互补的输出引脚，通常所说的触发器的输出端是指 Q ，所谓置位就是将输出端置成 1 电平，复位就是将输出端置成 0 电平。
2． 我们可以用逻辑函数来表示逻辑关系，任何一个逻辑关系都可以表示为逻辑函数的 与或 表达式，也可表示为逻辑函数的 或与 表达式。
3．计数器和定时器的内部结构是一样的，当对不规则的事件脉冲计数时，称为 计数 器，当对周期性的规则脉冲计数时，称为 定时 器。
4．当我们在计算机键盘上按一个标为“3”的按键时，键盘向主机送出一个ASCII 码，这个ASCII 码的值为 33H 。
5．在5V 供电的数字系统里，所谓的高电平并不是一定是5V ，而是有一个电压范围，我们把这个电压范围称为 高电平噪声 容限；同样所谓的低电平并不是一定是0V ，而也是有一个电压范围，我们把这个电压范围称为 低电平噪声 容限。
二. 选择题(10)1．在数字系统里，当某一线路作为总线使用，那么接到该总线的所有输出设备（或器件）必须具有 b结构，否则会产生数据冲突。
a. 集电极开路；b. 三态门；c. 灌电流；d. 拉电流2．TTL 集成电路采用的是 b 控制，其功率损耗比较大；而MOS 集成电路采用的是 a 控制，其功率损耗比较小。
a. 电压；b.电流；c. 灌电流；d. 拉电流3． 欲将二进制代码翻译成输出信号选用 b ，欲将输入信号编成二进制代码选用 a ，欲将数字系统中多条传输线上的不同数字信号按需要选择一个送到公共数据线上选用 c ，欲实现两个相同位二进制数和低位进位数的相加运算选用 e 。
a. 编码器；b. 译码器；c. 多路选择器；d. 数值比较器；e. 加法器；f. 触发器； ｇ. 计数器； h. 寄存器4． 卡诺图上变量的取值顺序是采用 b 的形式，以便能够用几何上的相邻关系表示逻辑上的相邻。
a. 二进制码； b. 循环码； c. ASCII 码； d. 十进制码5． 根据最小项与最大项的性质，任意两个不同的最小项之积为 0 ，任意两个不同的最大项之和为1 。
数字逻辑电路与系统设计蒋立平主编习题解答
第4章习题及解答用门电路设计一个4线—2线二进制优先编码器。
编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。
输出为10Y Y ，反码输出。
电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。
题 解：根据题意，可列出真值表，求表达式，画出电路图。
其真值表、表达式和电路图如图题解所示。
由真值表可知3210G A A A A =。
(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表≥1&1Y 3A 2A 1&&1A 0Y &1GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.1试用3线—8线译码器74138扩展为5线—32线译码器。
译码器74138逻辑符号如图（a ）所示。
题 解：5线—32线译码器电路如图题解所示。
&&&&11EN01234567BIN/OCTENY 0&G 1G 2AG 2B42101234567BIN/OCTEN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B421A 0A 1A 2A 3A 4Y 7Y 8Y 15Y 16Y 23Y 24Y 31图 题解4.3写出图所示电路输出1F 和2F 的最简逻辑表达式。
D触发器构成的余3码计数器数电课设报告 23
D触发器构成的余3码计数器1.绪论随着当代电子信息技术的发展，计数器被广泛运用于各个系统。
在我的生活当中随处可以接触到有关的电子类产品，例如简单的计数系统，传呼系统与通讯系统。
数字电子技术课程设计作为集中实践性教学环节，是在“模拟电子技术”课程之后集中安排的重要实践性教学环节。
我们运用所学到的知识，动手又动脑，在老师的指导下，通过某一专题独立的开展电子电路的设计与实验，培养我们分析，动手解决实际电路问题的能力。
它是我们电类专业的学生必须进行的一种综合性训练。
本次课程设计加深了我们对所学理论知识的理解，并能将其熟练运用，做到理论与实际相结合。
通过对电路的分析与实现，培养了我们学生的自主学习与分析能力，相信每个同学都会在这个课程设计之后都会为将来的学习，毕业设计以及工作打下坚实的基础。
从课程设计出发，通过各个设计环节的工作达到以下的要求:第一，让学生初步掌握电子线路的实验，设计方法。
即学生根据设计要求和性能参数，查阅文献资料，并收集，分析类似电路性能，并通过组装调试等实践活动，是电路达到性能指标。
第二，课程设计为以后的毕业设计打好基础。
毕业设计是系统的工程设计实验，而课程设计的着眼点是让学生开始从理论学习的轨道上逐渐引向实际运用，从已学过的定性分析，定量计算的方法，逐步掌握工程设计的步骤和方法，了解科学实验的程序和实施方法。
第三，培养勤于思考的习惯，通过设计与制作类似电子产品，增强学生对于这方面的学习兴趣与自信心。
本次课程设计以数字电子技术为基本理论基础，着重掌握电路的设计调试方法。
本课程设计应满足以下要求：（1）综合运用数字电子技术课程中所学的理论知识独立完成一个实际应用电路的设计。
（2）通过查阅各个参考文献资料，培养独立分析与解决问题的能力。
（3）熟悉常用元器件的类型与特性，并掌握合理选用原则。
（4）掌握在软件中电子电路的安装与调试。
（5）学会撰写课程设计论文。
（6）培养严肃认真的工作学习作风与严谨的科学态度。
串行的8421BCD码转换成串行余3码的逻辑系统的设计
通过各个函数表达式可用逻辑门电路搭建转换电路。
方案二：
8421BCD码到余三码转换只需要将8421BCD码加0011即可，这样我们可以直接利用加法器进行转换。
方案一中所用的门电路较多，设计复杂，且各端输出延迟也不等，所以我们采用方案二。
3、输出部分
输出段我们采用74LS163构成一个模四的计数器，采用多路复用器对四个数据Q3Q2Q1Q0选择输出，从而得到串行输出的余三码。
串行的8421BCD码转换成串行余3码的逻辑系统设计
一、摘要
本文将设计一个串行的8421BCD码转换成串行余3码的逻辑系统。其可实现基本要求如下：8421码作为串行输入，余三码作为串行输出。每四个时钟周期完成一位十进制的转换。
二、设计思路
我们将该逻辑系统大致分为三个模块:
1、输入模块
2、转换模块
3、输出模块
1
0
0
1
1
1DCBA00来自卡诺图化简：00
01
11
10
00
0011
0100
0110
0101
01
0111
1000
1010
1001
11
d
d
d
d
10
1011
1100
d
d
将真值表中各
值填入卡诺图
可得出化简后函数为：
D= Q1Q2+ Q0Q2+ Q3
C= Q2，Q1+ Q2，Q0+ Q1，Q0，Q2
B= Q1，Q0，+ Q1Q0
我们于是可从Y端口得到串行输出
的余三码。
四、电路设计
考虑到电路的稳定性，我们在输出部分和输入部分之间加上一74LS175（D触发器）来接受移位位寄存器数据，我们设计的电路原理图如下：其中时钟信号clk4是clk的四分频。
《数字电子技术(第二版)》课后习题参考答案
《数字电子技术（第二版）》课后习题参考答案课题一认识数字电路任务一认识数制与数制转换一、填空题1．1 232．1 273．1 2154．1 2315．B O D H二、计算题1．2．54，85，4273．0101，1100，1 1000，11 01114．17O，37O，66 O5．110B，010 111B，001 101 110B6．0FH，36H，0AE63H7．0001 0110B，0010 1010B，1111 1100 0000B任务二学习二进制数算术运算一、计算题（给出的二进制均是无符号数）1．（1）1 0000 （2）1 0000 10012．（1）10 1010 （2）1010 11113．（1）1 0100 （2）110 00004．（1）101 （2）11二、写出下列带符号位二进制数（原码）所表示的十进制数（1）+110 （2）-15 （3）-42 （4）+127 （5）+111（6）-63 （7）+0 （8）+32 767 （9）-32 768三、问答题1．（1）答：左移，移动3位，应作乘以8运算。
（2）答：左移，移动4位，应作乘以16运算。
（3）答：右移，移动7位，应作除以128运算。
（4）答：右移，移动3位，应作除以8运算。
2．答：4位二进制无符号数的最大值是15。
3．答：8位二进制无符号数、有符号数的最大值分别是255和+127。
4．答：16位二进制有符号数的最大值是+32 767。
任务三学习二进制代码一、填空题1．二进制数2．43．8，4，2，1二、判断题1．×2．× 3．√ 4．× 5．× 6．×三、计算题1．36，55，892．［0011 0010］8421，［0101 0010 0111］8421，［0001 0011 0110 1001］8421任务四认识基本逻辑关系并测试逻辑门一、填空题1．与或非2．13．04．1 05．Y=AB6．Y=A+B7．Y=A8．Y=AB9．Y=A+B10．Y=A B=AB+AB二、选择题1．D 2．A 3．B，C 4．A，D三、判断题1．× 2．× 3．× 4．√四、问答题1．答：Y1=ABCD2．答：Y2=A+B+C+D五绘图题1．2．3．4．任务五测试TTL集成门电路1．答：TTL集成门电路电源电压范围为4.75～5.25V之间，额定电压为5V。
《数字逻辑与电路》复习题及答案
《数字逻辑与电路》复习题及答案《数字逻辑与电路》复习题第⼀章数字逻辑基础（数制与编码）⼀、选择题1．以下代码中为⽆权码的为CD。
A. 8421BCD码B. 5421BCD码C.余三码D.格雷码2．以下代码中为恒权码的为AB 。
A.8421BCD码B. 5421BCD码C. 余三码D. 格雷码3．⼀位⼗六进制数可以⽤ C 位⼆进制数来表⽰。
A. １B. ２C. ４D. 164．⼗进制数25⽤8421BCD码表⽰为 B 。
A.10 101B.0010 0101C.100101D.101015．在⼀个8位的存储单元中，能够存储的最⼤⽆符号整数是CD 。
A.（256）10B.（127）10C.（FF）16D.（255）106．与⼗进制数（53.5）10等值的数或代码为ABCD 。
A. (0101 0011.0101)8421BCDB.(35.8)16C.(110101.1)2D.(65.4)87．与⼋进制数(47.3)8等值的数为：A B。
A.(100111.011)2B.(27.6)16C.(27.3 )16D. (100111.11)28.常⽤的B C D码有C D。
A.奇偶校验码B.格雷码C.8421码D.余三码⼆、判断题（正确打√，错误的打×）1. ⽅波的占空⽐为0.5。
（√）2. 8421码1001⽐0001⼤。
（×）3. 数字电路中⽤“1”和“0”分别表⽰两种状态,⼆者⽆⼤⼩之分。
（√）4．格雷码具有任何相邻码只有⼀位码元不同的特性。
（√）5．⼋进制数（17）8⽐⼗进制数（17）10⼩。
（√）6．当传送⼗进制数5时，在8421奇校验码的校验位上值应为1。
（√）7．⼗进制数（9）10⽐⼗六进制数（9）16⼩。
（×）8．当8421奇校验码在传送⼗进制数（8）10时，在校验位上出现了1时，表明在传送过程中出现了错误。
（√）三、填空题1.数字信号的特点是在时间上和幅值上都是断续变化的，其⾼电平和低电平常⽤1和0来表⽰。
8421BCD码格雷码余3码编码方法
8421BCD码格雷码余3码编码方法编码是信息处理领域中常见的一种技术，用于将数据转换为特定的编码形式，以便在传输或存储过程中更加高效地使用和处理数据。
在计算机科学和电子通信中，8521BCD码、格雷码和余3码是常用的编码方法之一、下面将详细介绍这三种编码方法。
1.8421BCD码：8421BCD码即二进制码-十进制码。
它使用4位二进制码（对应16进制的0-F）来表示一个十进制数。
8421BCD码的特点是具有固定的位权和容易进行十进制和二进制之间的转换。
其中，每一位的位权从右往左依次为8、4、2、1、例如，十进制数7的8421BCD码表示为01118421BCD码虽然具有固定的位权，但存在编码浪费问题。
由于每一位只能表示4位二进制数，因此在表示一个十进制数时需要使用更多的二进制位数。
例如，十进制数15的8421BCD码表示为00010101，占用了8位二进制数，而十进制数15在二进制中可以用4位数表示（即1111）。
因此，8421BCD码的编码效率较低。
2.格雷码：格雷码又称为反射码，它是一种二进制码的变形，相邻的两个码之间只有一个位数的差异。
格雷码的特点是编码过程中只有一位发生改变，这样在传输或存储过程中更加高效，避免了传统二进制码由于1位变化导致的多位错误。
例如，对于3位格雷码来说，它由000、001、011、010、110、111、101、100这样的序列组成。
格雷码在数字电路设计、数据通信和精确测量等领域具有广泛的应用。
例如，在数字电路设计中，格雷码可以用作计数器的输入，以避免计数器在计数过程中产生不稳定的状态。
3.余3码：余3码是一种类似于格雷码的编码形式，它的特点是相邻的两个码之间只有一位数的差异，并且不能存在三个连续的1或0。
余3码的编码过程通常使用状态转换表来确定。
例如，对于3位余3码来说，它由000、001、010、012、021、022、122、120、110、111、101、100这样的序列组成。
数字逻辑与系统设计习题(1-3)
第1章习题一．单选题：1．以下代码中为恒权码的是（ ）。
A ）余3循环码B ）5211码C ）余3码D ）右移码2．一位八进制数可以用（ ）位二进制数来表示。
A ）1B ）2C ）3D ）43．十进制数43用8421BCD 码表示为（ ）A ）10011B ）0100 0011C ）1000011D ）100114．A + BC =（ ）A ）AB + AC B ）ABC C ）(A +B)(A + C)D ）BC5．在函数L(A,B,C,D) = AB + CD 的真值表中，L=1的状态有（ ）A ）2个B ）4个C ）6个D ）7个6．已知两输入逻辑变量AB 和输出结果Y 的真值表如下表，则AB 的逻辑关系为（ ）A ）同或B ）异或C ）与非D ）或非 7．利用约束项化简逻辑函数时，约束项应看成（ ） A ）1B ）2C ）能使圈组大的看成1，其它看成0D ）无所谓8．当逻辑函数有 n 个变量时，共有（ ）组变量取值组合A ）nB ）2nC ）n 2D ）2n9．利用卡诺图化简逻辑函数时,8个相邻的最小项可消去（ ）个变量。
A ）1B ）2C ）3D ）410．下面的卡诺图化简,应画（ ）个包围圈。
A ）2B ）3C ）4D ）511．卡诺图中，变量的取值按（ ）规律排列。
A ）Ascii 码B ）8421BCD 码C ）余3码D ）循环码12．4变量逻辑函数的真值表，表中的输入变量的取值应有（ ）种。
A ）2B ）4C ）8D ）1613．TTL 逻辑电路是以( )为基础的集成电路A ）三极管B ）二极管C ）场效应管D ）晶闸管14．CMOS 逻辑电路是以( )为基础的集成电路A ）三极管B ）NMOS 管C ）PMOS 管D ）NMOS 管和PMOS 管二．判断题：1．十进制数(64.5)10与(40.8)16等值。
（ ）2．在任一输入为1的情况下,"或非"运算的结果是逻辑0。
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电子综合设计第二次设计作业（VHDL语言部分）
（一）以余3码设计一模43的可逆计数器，并将结果以十进制输出。
（设工作频率为20MHz）。
1、程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY f IS
PORT(clk,clr,updn:STD_LOGIC;
bcdn:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END ENTITY f;
ARCHITECTURE rtl OF f IS
SIGNAL count_7:STD_LOGIC_VECTOR(6 DOWNTO 0);
SIGNAL bcd1n:STD_LOGIC_VECTOR(6 DOWNTO 0);
BEGIN
bcd1n<=count_7;
B:PROCESS(count_7,clr,clk)IS
BEGIN
IF(clr='1')THEN
count_7<=(OTHERS=>'0');
ELSIF(clk'EVENT AND clk='1')THEN
IF(updn='1'AND count_7=126)THEN
count_7<="0000000";
else
count_7<=count_7+3;
END IF;
IF(updn='0')THEN
count_7<=count_7-3;
END IF;
END IF;
CASE bcd1n IS
WHEN"0000000"=>bcdn<="0000000";
WHEN"0000011"=>bcdn<="0000001";
WHEN"0000110"=>bcdn<="0000010";
WHEN"0001001"=>bcdn<="0000011";
WHEN"0001100"=>bcdn<="0000100";
WHEN"0001111"=>bcdn<="0000101";
WHEN"0010010"=>bcdn<="0000110";
WHEN"0010101"=>bcdn<="0000111";
WHEN"0011000"=>bcdn<="0001000";
WHEN"0011011"=>bcdn<="0001001";
WHEN"0011110"=>bcdn<="0001010";
WHEN"0100001"=>bcdn<="0001011"; WHEN"0100100"=>bcdn<="0001100"; WHEN"0100111"=>bcdn<="0001101"; WHEN"0101010"=>bcdn<="0001110"; WHEN"0101101"=>bcdn<="0001111"; WHEN"0110000"=>bcdn<="0010000"; WHEN"0110011"=>bcdn<="0010001"; WHEN"0110110"=>bcdn<="0010010"; WHEN"0111001"=>bcdn<="0010011"; WHEN"0111100"=>bcdn<="0010100"; WHEN"0111111"=>bcdn<="0010101"; WHEN"1000010"=>bcdn<="0010110"; WHEN"1000101"=>bcdn<="0010111"; WHEN"1001000"=>bcdn<="0011000"; WHEN"1001011"=>bcdn<="0011001"; WHEN"1001110"=>bcdn<="0011010"; WHEN"1010001"=>bcdn<="0011011"; WHEN"1010100"=>bcdn<="0011100"; WHEN"1010111"=>bcdn<="0011101"; WHEN"1011010"=>bcdn<="0011110"; WHEN"1011101"=>bcdn<="0011111"; WHEN"1100000"=>bcdn<="0100000"; WHEN"1100011"=>bcdn<="0100001"; WHEN"1100110"=>bcdn<="0100010"; WHEN"1101001"=>bcdn<="0100011"; WHEN"1101100"=>bcdn<="0100100"; WHEN"1101111"=>bcdn<="0100101"; WHEN"1110010"=>bcdn<="0100110"; WHEN"1110101"=>bcdn<="0100111"; WHEN"1111000"=>bcdn<="0101000"; WHEN"1111011"=>bcdn<="0101001"; WHEN"1111110"=>bcdn<="0101010"; WHEN OTHERS=>bcdn<="XXXXXXX"; END CASE;
END PROCESS;
END ARCHITECTURE rtl;
2、仿真图：
3、设计思想：
定义输入端口，Clk 为时钟脉冲，clr 为清零端，高电平有效，updn 的高低电平分别对应加减计数。
输出为七个端口。
由于采用余三码计数，所以在每个时钟脉冲作用下，对计数值加
3或者减3。
又由于要在端口以十进制输出，则可以用CASE函数，进行枚举。
如0对应输出0，3对应输出1等等。