可逆计数器的设计
可编程可逆计数器
自动化专业电子课程设计报告题目：可编程可逆计数器设计姓名王振学号0808020231指导教师：廖晓纬评阅成绩等次：电气信息工程系2010-2011 第二学期摘要：本课程设计是基于Altera公司开发的QuartusⅡ软件进行的设计，利用QuartusⅡ设计软件的元件库所提供的集成器件来实现任意进制计数器的设计，此软件是学习EDA（电子设计自动化）技术的重要软件。
其中硬件使用高性价比的FPGA／CPLD（元件可编程逻辑闸阵列/复杂可编程逻辑器件）器件，软件利用VHDL（超高速集成电路硬件描述语言）语言，计数器电路的功能取决于硬件描述语言对设计对象建模的描述，经过精心调试使可编程器件的芯片利用效率达到最优，较之以往的数字电路设计和单片机功能设计具有灵活简便的优势，特别是在对复杂计数器设计，可大大减少调试时间，优化系统设计。
关键词：EDA；任意进制计数器；QuartusⅡ；VHDL目录前言 (3)一、设计的任务与要求 (4)1.1 设计任务 (4)1.2 设计要求 (4)二、总体设计和系统框图 (4)2.1计数器方案 (4)2.2 数码管驱动显示方案 (4)2.3 N进制设定设计方案 (5)2.4电路系统总体设计 (5)三、硬件设计 (6)3.1计数器部分设计硬件连接方式 (6)3.2 驱动译码部分设计 (7)3.3进制输入部分设计 (7)3.4整体电路部分 (7)四、软件设计（系统仿真） (9)4．1程序工作流程图 (9)4.2 仿真步骤及结果 (10)五、设计结果分析 (12)5.1 系统能实现的功能 (12)5.2 系统所选用软件及芯片型号 (12)六、设计总结和体会 (12)6.1设计总结 (12)6.2设计的收获及体会 (12)6.3 设计的完善 (13)致谢 (13)参考文献 (13)程序代码 (14)前言随着电子技术、计算机技术和EDA技术的不断发展，利用FPGA／CPLD 进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领域。
设计一个异步四位二进制计数器实验报告捞金版
/广西大学实验报告纸姓名：曾宪金0802100513 电气工程学院电气自动化类专业085 班2009年12月18日实验内容________________________________ 指_ 导老师宋春宁【实验名称】设计一个异步四位二进制可逆计数器【实验目的】学习用集成触发器构成计数器的方法。
【设计任务】用D 触发器（74LS74 ）设计一个异步四位二进制可逆计数器。
要求使用的集成电路芯片种类不超过3 种。
（提供器件：74LS74、CC4030）【实验用仪器、仪表】数字电路实验箱、万用表、74LS74、CC4030等。
【设计过程】用四个D 触发器串接起来可以构成四位二进制加法计数器（每个D 触发器连接为T'触发器）。
计数器的每级按逢二进一的计数规律，由低位向高位进位，可以对输入的一串脉冲进行计数，并以16 为一个计数值环。
其累计的脉冲数等于2n（n 为计数的位数）。
减法计数器的计数原理与加法计数器的计数原理相反。
1. 根据题意列出状态表，如表1。
令A=0 时，计数器为加法计数器；A=1 时，计数器为减法计数器12. 根据状态表画卡诺图确定各触发器的时钟信号方程：由卡诺图化简可得各触发器的时钟信号方程为：CP3 AQ2n AQ2n A Q2nCP2 AQ1n AQ1n A Q1nCP1 AQ0n AQ0n A Q0nCP0 为输入脉冲信号。
各触发器的输出信号为：各触发器的激励方程为：CP3 Q2n A0101110CP1 Q0n01A001110Q2n 1D2 Q2nQ3、Q2、Q1、Q0Q1n 1D1 Q1n各触发器的状态方程为：Q 3n 1D 3CP 3 Q 3nCP 3 Q 3nCP 3 Q 3nCP 3Q 2n 1D 2CP 2 Q 2nCP 2 Q 2nCP 2 Q 2nCP 2Q 1n 1D 1CP 1 Q 1nCP 1 Q 1nCP 1 Q 1nCP 1Q 0n 1D 0CP 0 Q 0nCP 0 Q 0nCP 0 Q 0nCP 0作状态转换图：Q 3Q 2Q 1Q0000 01 0001 01 0010 10 001111 1110作逻辑电路图：Q3Q Q10 111111 01 1 01010 10 1001 0 10000 0101010111101 1 0 011 011100 0 10110 1 0111运用EWB5.0仿真平台仿真电路：该电路已在EWB5.0平台仿真通过。
两位同步十进制可逆计数器的设计综述
湖北师范学院文理学院信息工程系2010级电子信息工程专业综合课程设计（一）文理学院综合课程设计（一）Integrated Curriculum Design（1）两位同步十进制可逆计数器的设计1 设计目的（1）熟悉各种触发器的使用及时序逻辑电路的设计方法；（2）掌握中规模集成十进制可逆计数器74LS192的逻辑功能和使用方法；（3）了解计数器的功能扩展及显示器的应用和它们的运行过程中是如何实现相关功能的。
2 设计思路第一步：将两片74LS192进行级联，用“反馈清零法”设计一个两位十进制加法计数器，反馈清零信号取自输出端Q0 ~Q3 ；第二步：将两片74LS192进行级联，用“反馈置数法”设计一个两位十进制减法计数器，反馈置数信号取自计数器最高位的借位端TCD；第三步：将上述加、减计数器电路结合起来，即初步构成一个加/减两位十进制可逆计数器。
余下的问题就是在加/减可逆计数条件下，如何切换计数器最低位的计数脉冲输入端CPD、CPU的信号。
经过分析，这一功能通过单刀双掷开关即可实现。
整个可逆计数器电路（不包括数字显示部分）的设计框图如下图图1（可逆计数器设计框图）3 设计过程整个设计可分为三个部分，具体如下：第一部分：提供持续的脉冲信号；第二部分：计数单元的设计；第三部分：用两个74LS192组成两位十进制可逆计数器。
其中第二部分由74LS192双十钟方式的可逆计数器组成，其引脚图如下图2所示，功能表如下表1所示：图2（74LS192的引脚图）表1（74LS192的功能表）第三部分的设计框图如下图3所示：图3（两个74LS192组成十进制可逆计数器）低位计数器的CPU 端与计数脉冲输入端相连，进位输出端与高一位计数器的CPU 端相连3.1方案论证通过仿真软件进行实际验证，改变脉冲信号进行计数，通过开关控制，看是否能实现相关功能，论证方案：将线路处于工作状态，调节开关置零，然后进行置数，将输入端置为0111，拨动开关使电路进行加计数，当加到99时自动置零，然后将开关调置另一边进行减计数。
用verilog HDL语言设计可逆计数器。
西安邮电学院
实验报告书
系部名称：电子工程学院学生姓名：xxx
专业名称：xxxx
班级：xxxx
实验时间：2011 年11月17日
1、掌握可逆计数器的工作原理。
2、学习用verilog HDL语言设计可逆计数器。
二、实验设备：
计算机一台，TD-EDA实验箱一台
三、实验内容：
用verilog HDL语言设计可逆计数器并进行仿真、引脚分配及下载到电路开发板进行功能验证。
四、实验程序：
module keni8(clk,enable,sum,col);
input clk,enable;
output[7:0] sum;
reg[7:0] sum;
output col;
reg col;
always @(posedge clk )
if(enable==1)
sum=sum+1;
else if(enable==0)
sum=sum-1;
else if(sum >= 8)
begin
sum=0;
col=1;
end
endmodule
五、运行结果：
1、在编程过程中，需小心谨慎，特别是注意标点符号的标注。
2、实验结果有一定的延时。
3、实验前需对TD-EDA实验箱进行了解，这样可以使实验更有效率。
可逆计数器设计
安康学院HDL数字系统课程设计报告书课题名称：可逆计数器设计姓名：学号：2009222407院系：电子与信息工程系专业：电子信息工程指导教师：时间：2011-12-19课程设计项目成绩评定表设计项目成绩评定表课程设计报告书目录设计报告书目录一、设计目的 (1)二、设计思路 (1)三、设计过程 (1)3.1、系统方案论证 (1)3.2、模块电路设计 (2)四、系统调试与结果 (5)五、主要元器件与设备 (5)六、课程设计体会与建议 (5)6.1、设计体会 (5)6.2、设计建议 (6)七、参考文献 (6)一、设计目的1、熟悉modelsim的基本操作和功能。
2、掌握modelsim实现仿真的流程。
3、掌握可逆计数器的设计思路。
4、了解可逆计数器的组成及工作原理。
5、熟悉可逆计数器的设计和制作。
二、设计思路1、设计抢答器电路。
2、设计可预置时间的定时电路。
3、设计报警电路。
4、设计时序控制电路。
三、设计过程3.1、系统方案论证数字抢答器总体方框图如图1所示。
图 1 数字抢答器框图其工作原理为：接通电源后，主持人将开关拨到“清除”状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置于“开始”状态，宣布“开始”抢答器工作。
定时器倒计时，扬声器给出声响提示。
选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。
当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。
如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。
3.2、模块电路设计抢答器电路如图2所示。
图2 数字抢答器电路该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。
工作过程：开关S 置于“清除”端时，RS 触发器的R 端均为０，4个触发器输出置０，使74LS148的ST ＝０，使之处于工作状态。
当开关S 置于“开始”时，抢答器处于等待工作状态，当有选手将键按下时（如按下S5），74LS148的输出,010012=Y Y Y ,0=EX Y 经RS 锁存后，1Q=1，BI =1，74LS48处于工作状态，4Q3Q2Q=101，经译码显示为“5”。
模M的可逆计数器
西安邮电学院FPGA实验报告－模Ｍ可逆计数器系部名称：电工院学生姓名：何慧敏（28）(04084041)专业名称：微电子班级：0802模M的可逆计数器的设计一、实验目的本实验实现模M可逆计数器的设计仿真，M为参数，完成RTL的设计和功能仿真。
二、功能定义模M可逆计数器实现的功能是：此计数器可以实现任意模M的可加可减的计数器。
任意模M定义为参数，可以通过改变M的值来实现所计的数；而可逆计数器指的是这个计数器通过某一输入来实现可加可减的计数。
三、端口说明四、时序波形上图为计数器实现加运算的计数波形上图为计数器实现减运算的计数波形五、模块框图六、仿真验证针对本实验的功能要求，我用V erilog仿真程序对主模块进行实例化来仿真验证并输出波形。
通过验证，与预想结果一致。
当in为1时，实现减法计数器；当in=0时，实现加法计数器。
七、V erilog 代码主模块：module jishu(clk,load,in,count);input clk,in,load;output count;parameter M=4;reg [M:0] count;always @(posedge clk or posedge load)if(in)beginif(load)count<=M-1;elsebeginif(count)count<=count-1;elsecount<=M-1;endendelsebeginif(load)count<=0;elsebeginif(count!=(M-1))count<=count+1;elsecount<=0;endendendmodule激励模块：module stimulate;reg clk,in,load;wire count;jishu a1(.clk(clk),.in(in),.load(load),.count(count)); initialbeginclk=1'b0;forever #5 clk=~clk;endinitialbeginin=1'b0;#200 in=1'b1;endinitialbeginload=1'b1;#8 load=1'b0;#125 load=1'b1;#133 load=1'b0;endendmodule八、设计及仿真环境设计环境及仿真环境：modelsim。
单片机课题设计(可预置可逆4位计数器)
可预置可逆4位计数器1．实验任务利用AT89S51单片机的P1.0－P1.3接四个发光二极管L1－L4，用来指示当前计数的数据；用P1.4－P1.7作为预置数据的输入端，接四个拨动开关K1－K4，用P3.6/WR和P3.7/RD端口接两个轻触开关，用来作加计数和减计数开关。
具体的电路原理图如下图所示2．电路原理图图4.12.13．系统板上硬件连线（1．把“单片机系统”区域中的P1.0－P1.3端口用8芯排线连接到“八路发光二极管指示模块”区域中的L1－L4上；要求：P1.0对应着L1，P1.1对应着L2，P1.2对应着L3，P1.3对应着L4；（2．把“单片机系统”区域中的P3.0/RXD，P3.1/TXD，P3.2/INT0，P3.3/INT1用导线连接到“四路拨动开关”区域中的K1－K4上；（3．把“单片机系统”区域中的P3.6/WR，P3.7/RD用导线连接到“独立式键盘”区域中的SP1和SP2上；4．程序设计内容（1．两个独立式按键识别的处理过程；（2．预置初值读取的问题（3．LED输出指示5．程序框图图4.12.26．汇编源程序COUNT EQU 30HORG 00HSTART: MOV A,P3ANL A,#0FHMOV COUNT,AMOV P1,ASK2: JB P3.6,SK1LCALL DELY10MSJB P3.6,SK1INC COUNTMOV A,COUNTCJNE A,#16,NEXT MOV A,P3ANL A,#0FHMOV COUNT,A NEXT: MOV P1,AWAIT: JNB P3.6,WAIT LJMP SK2SK1: JB P3.7,SK2LCALL DELY10MSJB P3.7,SK2DEC COUNTMOV A,COUNTCJNE A,#0FFH,NEX MOV A,P3ANL A,#0FHMOV COUNT,A NEX: MOV P1,AWAIT2: JNB P3.7,WAIT2 LJMP SK2DELY10MS: MOV R6,#20MOV R7,#248D1: DJNZ R7,$DJNZ R6,D1RETEND7．C语言源程序#include <AT89X51.H>unsigned char curcount;void delay10ms(void){unsigned char i,j;for(i=20;i>0;i--)for(j=248;j>0;j--);}void main(void){curcount=P3 & 0x0f;P1=~curcount;while(1){if(P3_6==0){delay10ms();if(P3_6==0){if(curcount>=15) {curcount=15; }else{curcount++; }P1=~curcount;while(P3_6==0); }}if(P3_7==0){delay10ms();if(P3_7==0){if(curcount<=0) {curcount=0; }else{curcount--; }P1=~curcount;while(P3_7==0); }}}}。
行业分析报告.13可逆计数器设计
一．实验代码module My13(mr,load,en,up,clk,d,qn,c);input mr,load,en,up,clk;input [3:0]d;output reg [3:0]qn;output reg c;always@(posedgeclk or posedgemr)if(mr==1) beginqn<=4'b0000;c<=0;endelse if(load==0) beginqn<=d;c<=0;endelse if(en==0) qn<=qn;else if(up==0)beginqn<=qn+1;if(qn+1==4'b1111) c<=1'b1;else c<=1'b0;endelsebeginqn<=qn-1;if(qn-1==4'b0000) c<=1'b1;else c<=1'b0;endendmodule二．仿真波形三．电路图四．管脚配置NET "mr" LOC="T9";NET "en" LOC="T5";NET "clk" LOC="T10";NET "load" LOC="V8";NET "qn[0]" LOC="T11";NET "qn[1]" LOC="R11";NET "qn[2]" LOC="N11";NET "qn[3]" LOC="M11";NET "d[0]" LOC="U8";NET "d[1]" LOC="N8";NET "d[2]" LOC="M8";NET "d[3]" LOC="V9";NET "c" LOC="V15";五．思考与探究问题主要出现在怎样让计数器输出值为0000时，co=1；后来通过查阅书籍发现阻塞赋值语句在同一个always语句中是并行执行的，于是需要在if函数中的判断语句这样写：qn+1==4'b1111。
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EDA设计基础实验课程论文题目可逆计数器的设计学院电子工程学院专业班级通信081班学生姓名王力宏指导教师大力会2013年6月12日摘要本设计介绍了Verilog-HDL语言在可逆计数器的具体应用,给出了仿真波形并下载到FPGA开发板上实际验证。
说明了实现电子电路的自动化设计(EDA)过程和EDA技术在现代数字系统中的重要地位及作用.关键词：Verilog-HDL EDA FPGA开发板仿真AbstractThis design describes the Verilog-HDL language in reversible counter the specific application, the simulation waveforms downloaded to the FPGA development board and the actual verification. Illustrates the realization of electronic circuit design automation (EDA) process and EDA technology in the modern digital systems in an important position and role. Keywords: State Machine Verilog-HDL EDA FPGA development board Simulation目录摘要 (I)Abstract (I)第1章绪论 (2)1.1 概述 (2)1.1.2 EDA的发展趋势 (2)1.2 硬件描述语言 (3)1.3 FPGA介绍 (4)第2章可逆计数器设计的基本理论 (6)2.1 设计原理 (6)2.2 电路设计系统仿真 (6)2.2.1 编辑文件 (6)2.3.2 创建工程 (6)2.3.2 仿真 (7)第3章系统的仿真结果 (9)3.1 编译成功 (9)3.2 波形图 (10)3.3 原理图 (11)第4章心得体会 (12)结论 (13)参考文献 (14)附录1 (15)致谢 (17)第1章绪论1.1 概述EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
1.1.1EDA技术的优势1.用HDL对数字系统进行抽象的行为与功能描述到具体的内部线路结构，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。
2.EDA工具之所以能够完成各种自动设计过程，关键是有种类库的支持，如逻辑仿真时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等。
3.某些HDL本身也是文档型的语言（如VHDL），极大地简化了设计文档的管理。
4.EDA中最为瞩目的功能，最具现代化电子设计技术特征的功能，是日益强大的逻辑设计仿真测试技术。
极大地提高了大规模系统电子设计的自动化程度。
1.1.2 EDA的发展趋势1.超大规模集成电路的集成度和工艺水平不断提高，深亚微米（Deep-Submicron）工艺，如0.13um、90nm已经走向成熟，在一个芯片上完成的系统级的集成已经成为可能。
2.由于工艺不断减小，在半导体材料上的许多寄生效应已经不能简单地补码忽略，这就对EDA工具提出了更高的要求。
同时，也使得IC生产线的投资更为巨大。
3.高性能的EDA工具得到长足的发展，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。
4.市场对电子产品提出了更高的要求，从而也对系统的集成度不断提出更高的要求。
同时，设计的效率也成了一个产品能否成功的因素，促使EDA工具应用更为广泛。
1.2 硬件描述语言硬件描述语言（Hardware Description Language ）是硬件设计人员和电子设计自动化（EDA）工具之间的界面。
其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。
即利用计算机的巨大能力对用Ｖerilog HDL 或 VHDL 建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），根据网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模型。
仿真验证无误后，用于制造 ASIC 芯片或写入 CPLD 和 FPGA 器件中。
随着 PC 平台上的 EDA 工具的发展，PC 平台上的 Verilog HDL 和 VHDL 仿真综合性能已相当优越，这就为大规模普及这种新技术铺平了道路。
目前国内只有少数重点设计单位和高校有一些工作站平台上的 EDA 工具，而且大多数只是做一些线路图和版图级的仿真与设计，只有个别单位展开了利用 Verilog HDL 和 VHDL 模型（包括可综合和不可综合）的进行复杂的数字逻辑系统的设计。
随着电子系统向集成化、大规模、高速度的方向发展，HDL 语言将成为电子系统硬件设计人员必须掌握的语言。
1.2.1 VHDL 语言VHDL(Very High Speed Integrated Circuit Hardw are Description Language，超高集成电路硬件描叙语言)诞生于 1982 年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为 IEEE(The Institute of Electrical and Electronics)的一种工业标准硬件描叙语言。
VHDL 主要用于描述数字系统的结构、行为、功能和接口，非常适合用于可编程逻辑芯片的应用设计。
除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风格与句法十分类似于一般的计算机高级语言。
VHDL 的程序特点是将一项工程设计，或称为设计实体（可以是个元件、电路模块或一个系统）分成外部（或称可示部分，即端口）和内部（或称为不可视部分，即结构体）两部分，外部负责对设计实体和端口引脚命名和说明，内部负责对模块功能和算法进行描述。
在对一个设计实体定义了外部界面后，一旦其内部结构、功能开发完成，即可生成共享功能模块，这就意味着，在顶层综合或其他设计中可以直接调用这个实体模块。
VHDL 具有较强的行为描述能力，可避开具体的器件结构，从逻辑功能和行为上进行描述和设计。
1.2.2 Verilog HDL语言Verilog HDL 是在 1983 年，由GDA（Gate Way Design Automatio）公司的 Phil Moorby首创的。
Phil Moorby 后来成为Verilog－XL 的主要设计者和（Cadence Design System)的第一个合伙人。
在 1984-1985 年Moorby设计出第一个关于 Verilog－XL 的仿真器，1986年他对Verilog HDL的发展又作出另一个巨大贡献，提出了用于快速门级仿真的 XL 算法。
随着Verilog－XL算法的成功，Verilog HDL 语言得到迅速发展。
1989 年Cadence公司收购了GDA 公司，Verilog HDL 语言成为 Cadence 公司的私有财产，1990 年，Cadence 公司公开了 Verilog HDL 语言，成立了OVI（Open Verilog Internatiinal）组织来负责Verilog HDL 的发展。
IEEE 于 1995 年制定了Verilog HDL 的 IEEE 标准，即Verilog HDL 1364-1995。
1987 年，IEEE 接受VHDL(VHSIC Hadeware Description Language)为标准 HDL，即IEEE1076-87 标准，1993 年进一步修订，定为 ANSI/IEEE1076-93 标准。
现在很多 EDA 供应商把Verilog HDL作为其 EDA 软件输入/输出的标准。
例如，Cadence、Synopsys、Viewlogic、Mentor Graphic等厂商都提供了VHDL 的支持。
1.2.3 Verilog HDL 与 VHDL 的比较Verilog HDL 和VHDL 作为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述；可借用高级语言的精巧结构来简化电路行为的描述；具有电路仿真与验证机制以保证设计的正确性；支持电路描述由高层到低层的综合转换；硬件描述与实现工艺无关；便于文档管理；易于理解和设计重用。
目前版本的Verilog HD L 与VHDL在行为级抽象建模的覆盖范围方面也有所不同。
一般认为Verilog HDL在系统抽象方面比 VHDL 强一些。
Verilog HDL较为适合算法级（Alogrithem）、寄存器传输级（RTL）、逻辑级（Logic）、门级（Gate）、设计。
而VHDL更为适合特大型的系统级（System）设计。
1.2.4 VHDL 和Quartus II 在设计数字电路中的应用以 VHDL 为工具的 EDA 设计方法与传统的人工设计方法相比，有以下几个优点：1、缩短了开发周期；2、提高了效率；3、产品的质量得到了提高。
用 VHDL 进行数字系统开发与设计，其设计的抽象层次有 6 个，分别是系统级、芯片级、寄存器级、门级、电路级和版图/硅片级，可以在不同的抽象层次级别上设计系统。
使用 Quartus II 作为开发环境时应该根据软件支持的芯片资源情况选择合适的设计层次。
在 VHDL 设计中，常常采用多进程描述的方法来进行程序设计，通过使用进程可以把整体的功能局部化，分块设计，多个进程通过进程间通信机制互相配合，达到设计要求。
当进程比较多的时候，它们之间的配合问题就比较复杂，因此在设计之前应该合理规划安排。
1.3 FPGA介绍FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、FPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。
FPGA采用了逻辑单元阵列LCA这样一个新概念，内部包括可配置逻辑模块CLB （Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。