实验九-可逆计数器的功能测试及应用电路
数字电路实验指导书
实验一集成逻辑门电路逻辑功能的测试一、实验目的1．熟悉数字逻辑实验箱的结构、基本功能和使用方法。
2．掌握常用非门、与非门、或非门、与或非门、异或门的逻辑功能及其测试方法。
二、实验器材1．数字逻辑实验箱DSB-3 1台2. 万用表 1只3．元器件： 74LS00（T065） 74LS04 74LS55 74LS86 各一块导线若干三、实验说明1．数字逻辑实验箱提供5 V + 0.2 V的直流电源供用户使用。
2．连接导线时，为了便于区别，最好用不同颜色导线区分电源和地线，一般用红色导线接电源，用黑色导线接地。
3．实验箱操作板部分K0~K7提供8位逻辑电平开关，由8个钮子开关组成，开关往上拨时，对应的输出插孔输出高电平“1”，开关往下拨时，输出低电平“0”。
4．实验箱操作板部分L0~L7提供8位逻辑电平LED显示器，可用于测试门电路逻辑电平的高低，LED亮表示“1”，灭表示“0”。
四、实验内容和步骤1．测试74LS04六非门的逻辑功能将74LS04正确接入面包板，注意识别1脚位置，按表1-1要求输入高、低电平信号，测出相应的输出逻辑电平。
表1-1 74LS04逻辑功能测试表2．测试74LS00四2输入端与非门逻辑功能将74LS00正确接入面包板，注意识别1脚位置，按表1-2要求输入高、低电平信号，测出相应的输出逻辑电平。
3．测试74LS55 二路四输入与或非门逻辑功能将74LS55正确接入面包板，注意识别1脚位置，按表1-3要求输入信号，测出相应的输出逻辑电平，填入表中。
（表中仅列出供抽验逻辑功能用的部分数据）4．测试74LS86四异或门逻辑功能将74LS86正确接入面包板，注意识别1脚位置，按表1-4要求输入信号，测出相应的输出逻辑电平。
五、实验报告要求1．整理实验结果，填入相应表格中，并写出逻辑表达式。
2．小结实验心得体会。
3．回答思考题若测试74LS55的全部数据，所列测试表应有多少种输入取值组合？实验二集成逻辑门电路的参数测试一、实验目的1．掌握TTL和CMOS与非门主要参数的意义及测试方法。
数字电路全部实验
数字电子技术实验报告实验一门电路逻辑功能及测试 (1)实验二数据选择器与应用 (4)实验三触发器及其应用 (8)实验四计数器及其应用 (11)实验五数码管显示控制电路设计 (17)实验六交通信号控制电路 (19)实验七汽车尾灯电路设计 (25)班级：08030801学号：2008301787 2008301949姓名：纪敏于潇实验一 门电路逻辑功能及测试一、实验目的：1.加深了解TTL 逻辑门电路的参数意义。
2.掌握各种TTL 门电路的逻辑功能。
3.掌握验证逻辑门电路功能的方法。
4.掌握空闲输入端的处理方法。
二、实验设备：THD —4数字电路实验箱，数字双踪示波器，函数信号发射器， 74LS00二输入端四与非门，导线若干。
三、实验步骤及内容： 1.测试门电路逻辑功能。
选用双四输入与非门74LS00一只，按图接线，将输入电平按表置位，测输出电平用与非门实现与逻辑、或逻辑和异或逻辑。
用74LS00实现与逻辑。
用74LS00实现或逻辑。
用74LS00实现异或逻辑。
2.按实验要求画出逻辑图，记录实验结果。
3.实验数据与结果将74LS00二输入端输入信号分别设为信号A 、B用74LS00实现与逻辑 1A B A B =∙ 逻辑电路如下：12374LS00AN45674LS00ANA BA 端输入TTL 门信号，B 端输入高电平，输出波形如下：A 端输入TTL 门信号，B 端输入低电平，输出波形如下：1、 用74LS00实现或逻辑11A B A B A B +=∙=∙∙∙逻辑电路如下12374LS00AN45674LS00AN910874LS00ANcU1A BA 端输入TTL 门信号，B 端输入高电平，输出波形如下：A 端输入TTL 门信号，B 端输入低电平，输出波形如下：2、 用74LS00实现异或逻辑 A B AB BA AB BA ABB ABA ⊕=+=∙=∙逻辑电路如下：A 端输入TTL 门信号，B 端输入高电平，输出波形如下：A 端输入TTL 门信号，B 端输入低电平，输出波形如下：实验二数据选择器及其应用一、实验目的1.通过实验的方法学习数据选择器的电路结构和特点。
数电实验之计数器
计数器一实验目的1、掌握中规模集成计数器的逻辑功能及使用方法。
2、学习运用集成电路芯片计数器构成N位十进制计数器的方法。
二实验原理计数器是一个用以实现计数功能的时序器件，它不仅可以用来记忆脉冲的个数，还常用于数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多，按构成计数器中的各个触发器输出状态更新是否受同一个CP脉冲控制来分，有同步和异步计数器，根据计数制的不同，分为二进制、十进制和任意进制计数器。
根据计数的增减趋势分，又分为加法、减法和可逆计数器。
另外，还有可预置数和可编程功能的计数器等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器芯片。
如：异步十进制计数器74LS90，4位二进制同步计数器74LS93，CD4520，4位十进制计数器74LS160、74LS162；4位二进制可预置同步计数器CD40161、74LS161、74LS163；4位二进制可预置同步加/减计数器CD4510、CD4516、74LS191、74LS193；BCD码十进制同步加/减计数器74LS190、74LS192、CD40192等。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列就能正确使用这些器件。
例如74LS192同步十进制可逆计数器，具有双时钟输入十进制可逆计数功能；异步并行置数功能；保持功能和异步清零功能。
74192功能见表表19.1*表中符号和引脚符号的对应关系：CR = CLR—清零端；LD= LOAD—置数端（装载端）CP U = UP—加计数脉冲输入端CP D = DOWN—减计数脉冲输入端CO——非同步进位输出端（低电平有效）BO——非同步借位输出端（低电平有效）D3 D2 D1 D0 = D C B A—计数器数据输入端Q D Q C Q B Q A—计数器数据输出端根据功能表我们可以设计一个特殊的12进制的计数器，且无0数。
如图19.1所示：当计数器计到13时，通过与非门产生一个复位信号，使第二片74LS192（时十位）直接置成0000，而第一片74LS192计时的个位直接置成0001；从而实现了1——12的计数。
(三)可逆计数器.
时序逻辑电路的分析方法
时序逻辑电路分类(仿真演示) 新授：计数器 同步二进制：加法、减法、可逆 异步二进制：加法、减法、可逆 集成二进制计数器 注意学习每一种电路的连接规律 集成电路的学习：学会读功能表
5.2 计数器 (Counter)
5.2.1 计数器的特点和分类
一、计数器的功能及应用 1. 功能： 对时钟脉冲 CP 计数。 2. 应用： 分频、定时、产生节拍脉冲和脉冲 序列、进行数字运算等。
CR CPU CPD
BO
74193
CO LD
D1 Q1 Q0 CPD CPU Q2 Q3 地 CR LD 1 0 0 0 1 0 1 0 1 CPU CPD D3 D2 D1D0 d3 d 2 d1 d0 1 1 1 1
D0 D1 D2 D3 Q3n+1 Q2n+1 Q1n+1 Q0n+1
d2 d 1 d0
d3
d2
d1
d0
加 法 计 数 减 法 计 数 保 持
2) 74193(双时钟)
VCC D0 CR BO CO LD D2 D3
16 15 14 13 12 11 10 9
Q0 Q1 Q2 Q3
74193
1 2 3 4 5 6 7 8
CP0= CP CP1= Q0 CP2= Q1 B = Q2n Q1n Q0n
计数规律
加法计数
T 触发器的触发沿
上升沿 CPi = Qi-1 下降沿 CPi = Qi-1
减法计数
CPi = Qi-1
CPi = Qi-1
(三) 集成二进制异步计数器 74197、74LS197 VCC CR Q3 D3 D1 Q1 CP0
基本RS触发器逻辑功能测试
基本RS触发器逻辑功能测试实训九基本R-S触发器功能测试⼀、实训⽬的1．通过实训熟悉基本RS触发器的逻辑功能和特点；2．通过实训掌握基本RS触发器的测试⽅法；3．通过实训熟悉异步输⼊信号RD、SD、RD、SD的作⽤；4．通过实训掌握基本RS触发器的典型应⽤；⼆、实训原理基本RS触发器是由两个与⾮门交叉耦合组成，它是最基本的触发器，也是构成其它复杂触发器电路的⼀个组成部分。
当R D＝S D＝1时，两个与⾮门的⼯作都尤如⾮门，Q接⾄与⾮门G2的输⼊，使G2输出为Q；Q接⾄与⾮门G1的输⼊，使G1的输出为Q。
从⽽使触发器维持输出状态不变。
三、实训仪器和设备S303-4型（或其它型号）数字电路实训箱⼀只；SR8（或其它型号）双踪⽰波器⼀只；直流稳压电源⼀台；74LS00 ⼆输⼊四与⾮门 1⽚。
四、实训内容和步骤1．两个TTL与⾮门⾸尾相接构成的基本R-S触发器的电路如图7-2-1所⽰逻辑电路。
图 9-1 基本R-S触发器功能测试2．按表9-1所⽰的顺序在Sd、Rd两端信号，观察并记录R-S触发器Q端的状态，并将结果填⼊表9-1中表9-13．Sd4．Sd端接⾼电平，Rd端加脉冲。
5．令Sd=Rd，在 Sd端加脉冲。
6．记录并观察2、3、4三种情况下，Q，Q n+1端的状态。
从中总结基本R-S触发器的Q 端的状态改变和输⼊端的关系。
五、实训思考题试根据基本R-S触发器给定的输⼊信号波形画出与之对应的输出端的波形；试写出基本R-S触发器的约束⽅程，并说明哪个是复位端、哪个是置位端六、训注意事项接线时要注意电路图中各引脚的编号，连接时不要接错；⼿动施加0、1输⼊电平时要注意开关动作的稳定性和可靠性，要避免开关的抖动；⽤双踪⽰波器观察输出波形时，要注意选择⼀个较为合适的输⼊信号的频率。
实训⼗. 计数器的功能测试⼀、实训⽬的1．掌握计数器的⼯作原理；2．通过实训熟悉计数器的功能特点和典型应⽤；3．通过实训掌握如何利⽤现有集成计数器来构成N进制计数器的⽅法。
数字电路 实验 计数器及其应用 实验报告
实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
计数器计数时所经历的独立状态总数为计数器的模（M）。
计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。
按计数脉冲输入方式不同，可分为同步计数和异步计数。
按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。
1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。
若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。
当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。
执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。
可逆计数器的设计
EDA设计基础实验课程论文题目可逆计数器的设计学院电子工程学院专业班级通信081班学生姓名王力宏指导教师大力会2013年6月12日摘要本设计介绍了Verilog-HDL语言在可逆计数器的具体应用,给出了仿真波形并下载到FPGA开发板上实际验证。
说明了实现电子电路的自动化设计(EDA)过程和EDA技术在现代数字系统中的重要地位及作用.关键词：Verilog-HDL EDA FPGA开发板仿真AbstractThis design describes the Verilog-HDL language in reversible counter the specific application, the simulation waveforms downloaded to the FPGA development board and the actual verification. Illustrates the realization of electronic circuit design automation (EDA) process and EDA technology in the modern digital systems in an important position and role. Keywords: State Machine Verilog-HDL EDA FPGA development board Simulation目录摘要 (I)Abstract (I)第1章绪论 (2)1.1 概述 (2)1.1.2 EDA的发展趋势 (2)1.2 硬件描述语言 (3)1.3 FPGA介绍 (4)第2章可逆计数器设计的基本理论 (6)2.1 设计原理 (6)2.2 电路设计系统仿真 (6)2.2.1 编辑文件 (6)2.3.2 创建工程 (6)2.3.2 仿真 (7)第3章系统的仿真结果 (9)3.1 编译成功 (9)3.2 波形图 (10)3.3 原理图 (11)第4章心得体会 (12)结论 (13)参考文献 (14)附录1 (15)致谢 (17)第1章绪论1.1 概述EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
实验九-可逆计数器的功能测试及应用电路
实验九可逆计数器的功能测试及应用电路实验目的:（1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。
（2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。
实验仪器与器件：实验箱一个;双踪示波器一台；稳压电源一台；函数发生器一台.74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。
实验内容：1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2—9—4一致,分别画出各单元的电路图，写出各自的状态实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下：表2-9—4 单时钟74LS191二进制同步加/减计数器的功能表单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。
它的有效状态为0000~1001。
实验电路：如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1；MIN实验现象与结果:该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的 波形图;该结果是当CTEN =0,D L =1,D U /=1时， RCO 与MIN MAX /的波形图需要说明的是:当CTEN=DL=1时，电路保持原来的状态。
2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9—3及2—9—5一致。
画出测试电路图。
实验原理：双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。
表2—9—3双时钟74LS192同步十进制可逆计数器的功能表输入输出工作状态U CP UPDCPDOWNCLRDLDCBAABCDQQQQUTCDTC＊＊H H *＊*＊0000 H H 异步清零＊* L L 1001 1001 H H 异步置数H ↑L H ＊＊*＊1001→0001→0000HHHL减法计数↑H L H ＊＊** 0000→1000→1001HLHH加法计数双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验九可逆计数器的功能测试及应用电路
实验目的：
（1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。
（2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。
实验仪器与器件：
实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。
74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。
实验内容：
1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态
实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下：
表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表
单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。
它的有效状态为0000~1001.
实验电路：
如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1；
MIN
实验现象与结果：
该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的 波形图；
该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图
需要说明的是：当CTEN=
D
L=1时，电路保持原来的状态。
2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。
画出测试电路图。
实验原理：
双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。
表2-9-3双时钟74LS192同步十进制可逆计数器的功能表
输入输出工作
状态
U CP UP
D
CP
DOW
N
CLR
D
L
DCBA
A
B
C
D
Q
Q
Q
Q
U
TC
D
TC
＊＊H H ＊＊＊＊0000 H H 异步
清零＊＊L L 1001 1001 H H 异步
置数
H ↑L H ＊＊＊＊1001→
0001→
0000H
H
H
L
减法
计数
↑H L H ＊＊＊＊0000→
1000→
1001H
L
H
H
加法
计数
双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。
U CP UP D CP DOW
N CLR D L DCBA
A B C D Q Q Q Q U TC D TC
工作状态
＊ ＊ H H ＊＊＊＊ 0000 H H 异步清零 ＊ ＊ L L 1001 1001 H H 异步置数 H ↑ L H ＊＊＊＊ 1111→0001→0000 H H H L 减法计数 ↑
H
L
H
＊＊＊＊
0000→0001→1111
H L
H H 加法计数
74LS193和74LS193除了一个是十进制，一个是十六进制以外，其他功能一模一样。
实验电路：
实验现象： 当U CP =1， D CP 接CP 脉冲时且 CLR=0、D L =1时，此时为减法计数， A B C D Q Q Q Q 波形图如下：
当U CP =1， D CP 接CP 脉冲时且 CLR=0、D L =1时，此时为减法计数， U TC 与D TC 的波形图如下：
当D CP =1，U CP 接CP 脉冲时且 CLR=0、D L =1时，此时为加法计数，
A B C D Q Q Q Q 波形图如下：
当D CP =1， U CP 接CP 脉冲时且 CLR=0、D L =1时，此时为加法计数， U TC
与
TC的波形图如下：
D
3用74LS190或74LS191设计一个可预置60S倒计时的电路，参考电路如图2-9-4所示。
U/置为1，实现减法计数。
由于74LS190是十进制的计数器，实验原理：将D
所以将两片74LS190级联，即将低位片的RCO接到高位片的CLK端，就可实现低于100的任意加减法计数器。
本题的具体实现方法如下：级联后，将高位片的数据端置为0110，低位片的数据端置为0000；将两片74LS190的RCO端通过一个或门后与一个开关再通过一个与门接到
L端，所实现的功能是：当两片
D
74LS190的计数状态都减到0000时，RCO均为0，此时让两片74LS190置数为60，或者当开关闭合时，也让两片74LS190置数为60。
实验电路：
电路说明：为了简化电路，所以使用自带有译码功能的数码管。
实验现象与结果：
当开关闭合时，
L=0，数码管显示60，再将开关断开时，开始减法计数，有效
D
状态为60~0,如此，便实现了一个倒计时电路。