实验四-模10计数器与20分频电路
EDA技术与Verilog_HDL(潘松)第四章课后习题答案
图4-27
1位全减器
习
题
x为被减数， y为减数， sub_in为 低位的借 位， diff r为差，su b_out为向 高位的借 位。
x 0 0 0 y 0 0 1 sub_in diffr sub_out 0 1 0 0 1 1 0 1 1
//一个二进制半减器设计进行了阐述
module h_suber(x,y,diff,s_out); input x,y; output diff, s_out; assign diff=x^y; assign s_out=(~x)&y; endmodule
reg [2:0]A ;
wire[7:0]Y ; reg G1 ,G2 ,G3;
decoder3_8 DUT ( G1 ,Y ,G2 ,A ,G3 );
initialቤተ መጻሕፍቲ ባይዱbegin $monitor($time,"A=%d,G1=%b,G2=%b, G3=%b,Y= %d\n",A, G1, G2, G3, Y); end
习
题
4-3 阻塞赋值和非阻塞赋值有何区别？ 答：Verilog中，用普通等号“=”作为阻塞式赋值语句的赋值符号，如y=b。 Verilog中，用普通等号“<=”作为非阻塞式赋值语句的赋值符号，如y<=b。 阻塞式赋值的特点是，一旦执行完当前的赋值语句，赋值目标变量y即刻 获得来自等号右侧表达式的计算值。如果在一个块语句中含有多条阻塞式赋值 语句，则当执行到其中某条赋值语句时，其他语句将禁止执行，即如同被阻塞 了一样。 非阻塞式赋值的特点是必须在块语句执行结束时才整体完成赋值操作。非 阻塞的含义可以理解为在执行当前语句时，对于块中的其他语句的执行情况一 律不加限制，不加阻塞。这也可以理解为，在begin_end块中的所有赋值语句都 可以并行运行。
0_18_mCMOS1_20分频器电路设计
图 7 五分频电路
2 仿真结果
电路仿真采用 S YNOPS YS 公司的 HSPICE 作 为仿真工具 。输入信号为 2. 5 GHz 的正弦时钟信 号 ,如图 8 所示 ,峰峰值为 0. 2V ,仿真的温度范围为 0 - 70 ℃,仿真的 corner 包括 :ff (fast model) 、tt (typi2 cal model) 、ss(slow model) 。各模块的仿真输出波形 如图 9 - 11 所示 。不同 corner 下的仿真输出波形如 图 12 所示 。从仿真的结果可以看出 ,输入数据在 2. 5 Gb/ s 速率上能够较好地实现时钟的分频 ,整个 电路的功耗约为 9. 8mW 。
1. 2 单元电路设计 1. 2. 1 二分频电路
二分频电路由主从 D 触发器构成 ,其具体电路 如图 3 所示 ,可以看出二分频电路主要由结构相同 的两级锁存器构成 ,即主从锁存器实现分频功能 ,所 以锁存器电路的选择是分频器设计的关键 。
图 3 二分频器原理框图
随着 CMOS 工艺的发展 , MOS 器件的工作速 度越来越高 。虽然采用传统的 CMOS 逻辑也能实 现较高速率的电路 ,但是 CML ( Current Mode Log2 ic) 电路更胜任高速率电路 , CML 电路是电流模式 逻辑电路 ,其基本结构如图 4 所示 ,按其功能可分为 下拉逻辑运算部分 、电流源和负载电阻三个部分 。
图 1 锁相环系统框图
1 电路结构及其设计
1. 1 1∶20 分频器结构设计 本文设计的 1∶20 分频器是将压控振荡器输出
的 2. 5 GHz 时钟信号经 20 分频后输出给鉴频鉴相 器进行鉴相 ,其实现框图如图 2 所示 ,该电路由 2 个 二分频电路 ,1 个五分频电路和 1 个由差分到单端 的转换电路级连构成 。其中二分频电路采用 CML 逻辑实现 ,五分频电路用 CMOS 逻辑实现 。
西北工业大学数字逻辑实验报告(0123403034循环)
数字电路技术实验报告一、学号: 姓名: 日期:实验目的:（1）.用数码显示管实现0.1.2.3.4.0.3.0.3.4；（2）.用74LS90,5421BCD码实现模十计数；二、实验设备:（1）.数字电路试验箱；（2）.数字双踪示波器；（3）.函数信号发生器；（4）.集成电路: 74LS90；（5）.集成电路: 74LS00；三、实验原理:计数是一种最简单的基本运算计数器在数字系统中主要是对脉冲的个数进行计数以实现测量、计数和控制的功能同时兼有分频功能。
计数器按计数进制分为二进制计数器十进制计数器和任意进制计数器按计数单元中触发器所接收计数脉冲和翻转顺序分为异步计数器同步计数器按计数功能分有加法计数器减法计数器可逆双向计数器等。
异步清零2-5-10进制异步计数器74LS9074LS90是一块2-5-10进制异步计数器它由四个主从JK触发器和一些附加门电路组成其中一个触发器构成一位二进制计数器另三个触发器构成异步五进制计数器。
在74LS90计数器电路中设有专用置0端R01 R02和置9端S91 S92 当R1=R2=S1=S2=0时时钟从CP1引入Q0输出为二进制时钟从CP2引入Q3输出为五进制时钟从CP1引入Q0接CP2即二进制的输出与五进制的输入相连则Q3Q2Q1Q0输出为十进制8421BCD 码时钟从CP2引入而Q3接CP1即五进制的输出与二进制的输入相连Q0Q3Q2Q1输出为十进制5421BCD码。
74LS90管脚定义74LS00管脚定义74LS90功能表四、实验内容:（1）.用74LS90实现0123403034 （2）.用5421ＢＣＤ实现计数；五、实验结果:（1）.列出真值表；（2）.画出卡诺图；（3）.按化简结果连接图；（循环数字列表）（1）.F8=0；.四变量卡诺图:F 2=Q .Q .Q .Q 1020；F 1=Q 1；（5）.把F 8接地；F 4接Q3；F 2与相接Q .Q .Q .Q 1020；F 1与Q 1链接；六、心得体会:这次实验综合性较强, 主要考察了我们从实际问题中抽象出逻辑函数的能力。
实验四-模10计数器与10分频电路
●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟10分频电路●实验目的:1.熟悉用可编程器件实现基本时序逻辑电路的方法。
2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。
●预习要求：1.回顾数字电路中加法计数器的相关知识。
●实验说明：1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。
2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的模值后归零，然后依次循环计数。
模10计数器表示，计数器从0000~1001循环计数。
3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），10分频意味着分频后产生的新时钟周期是输入时钟的20倍。
●实验内容与步骤：1.新建一个属于自己的工程目录。
2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。
3.对此计数器模块进行编译和仿真。
4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频处理。
5.对此分频电路进行仿真。
●实验报告要求：1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：1. 模10加法计数器cnt_10的V erilog代码2. 模10加法计数器cnt_10的仿真波形：3. 20分频模块fenpin_10的Verilog代码：4. 20分频模块fenpin_10的仿真波形：。
4-20M电路的讲解
0~10V转换为4~20mA电路分析信老师，您好！我是机械电子专业的学生，正在做“电流转换电路”的设计，0~10V 转换为4~20mA，我遇到了很大的问题，就是不会推导输入电压和输出电流的关系式，我附上了题目和相关的图，您能就以下两个思考题帮我分析一下么？然后给我回复。
我在中华工控网也给您回帖了！万分感谢，有机会来北京我请您吃饭，呵呵！[附题]简要说明：为提高抗干扰能力，模拟信号经常采用4~20mA电流信号进行远距离传输。
本电路的功能是将0~10V的输入电压信号ui转换成4~20mA 的电流信号Io供长距离传输用。
思考题：1．电路中电位器W1、W2和W3的作用各是什么？怎样相互配合调整才能使输出范围为4~20mA。
2．图中第2级放大器的增益应如何计算？（难点）回答：1，首先说明，按照你提供的参数是不能正常工作的！2，N1在输入10V时会反相饱和导通。
原因是你在抄袭电路时，将R2，W1的阻值搞错了。
3，第1级N1是反相衰减是放大器，应该将输入的0～10V电压信号变成负0～1.6V的信号。
增益A=-(RF/Rf)UiRF=R2+W1=1.5KΩ+200ΩRf=R1=10KΩ此时 A=-（1.6/10）Ui=0.16(0~10V)=0~1.64, 第2级N2是反相加法器，在接受前级输入的-0~1.6V同时与零点基准电压W2取来的-4V电压相加后，再与反馈电压VR11(0.4~2V)比较取得平衡，从而达到稳定输出电流的目的。
加法器电路是一个典型的反相加法放大器，输出电压Eo可以有以下公式表示：Eo=-[Vi1(RF/Rf1)+Vi2(RF/Rf2)]式中 Eo 输出电压Vi1 前级来的信号电压（-0～1.6V）Vi2 系统零点基准调节电压（-4V）RF 加法器反馈电阻（10KΩ+600Ω）Rf1 前级信号输入电阻（10KΩ）Rf2 基准调节电压信号的输入电阻（100KΩ）由于后一级电路要求，反相加法放大器是一个1：1的加法电路。
实验六Verilog设计分频器计数器电路
实验六Verilog设计分频器/计数器电路一、实验目的1进一步掌握最基本时序电路的实现方法；2学习分频器/计数器时序电路程序的编写方法；3进一步学习同步和异步时序电路程序的编写方法。
二、实验内容1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为5个clock周期的低电平，5个clock周期的高电平），文件命名为fenpinqi10.v。
2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。
3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。
4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。
5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。
三、实验步骤：第一个实验：1、打开QuartusII，新建一个工程f_fenpinq10yjq2、新建一个Verilog HDL文件3、输入程序：module fenpinqi10(clk,reset,clkout);input clk,reset;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clk , negedge reset)beginif(!reset)begin clkout<=0;cnt<=0;endelse if(cnt==4)begin cnt<=0;clkout<=~clkout;endelse cnt<=cnt+1;endendmodule4、设置顶层实体名(点settings>general >下拉选fenpinqi10)5、编译6、执行file>Create/Update>Create Symbol Files for Current Flie为VHDI设计文件生成原件符号7、建立波形文件8、导入引脚9、仿真结果如下：总结：仿真结果与实验一的题意相符，所以仿真正确。
dds实验报告
dds实验报告南京理⼯⼤学电⼦线路课程设计--------直接数字频率合成器学⽣姓名：林晓峰学号：912104220143 专业：通信⼯程指导教师:谭雪琴2014年12⽉18⽇摘要：本次实验利⽤QuartusII7.0软件并采⽤DDS技术、FPGA芯⽚和D／A转换器，设计了⼀个直接数字频率信号合成器，具有频率控制、相位控制、测频、显⽰多种波形等功能。
并利⽤QuartusII7.0软件对电路进⾏了详细的仿真，同时通过SMART SOPC实验箱和⽰波器对电路的实验结果进⾏验证。
Abstract：This experient introduces using QuartusII7.0software, DDS technology，FPGA chip and D／A converter to design a multi—output waveform signal generator in which the frequency and phase are controllable and test frequency,display waveform. It also make the use of software QuartusII7.0 a detailed circuit simulation, and verify the circuit experimental results through SMART SOPC experiment box and the oscilloscope.关键词：QuartusII7.0 数字频率信号合成器频率控制相位控制测频⽰波器 SMART SOPC实验箱Keywords：QuartusII7.0 multi—output waveform signal- generator frequency controllable phase controllable test frequency oscilloscope Smart SOPC box⽬录封⾯ (1)摘要 (2)Abstract (2)⽬录 (3)⼀．实验要求 (4)⼆、电路⼯作原理 (4)三、各⼦模块电路设计 (5)3.1脉冲发⽣电路 (5)3.2 频率与相位输⼊电路 (9)3.3 累加寄存模块 (10)3.4 相位控制电路 (12)3.5 ROM电路模块 (13)3.6 测频电路模块 (14)3.7 动态显⽰模块 (15)3.8波形选择输出模块 (16)四、总电路图 (17)五、电路下载 (19)六、波形显⽰ (20)七、实验感想收获 (21)⼋、附录 (22)九、参考⽂献 (23)⼀、实验要求设计⼀个频率及相位均可控制的具有正弦和余弦输出的直接数字频率合成器（Direct Digital Frequency Synthesizer 简称DDFS或DDS）。
《模拟电路》单元2：分频电路的制作2
3
n 1 Q2 Q1n n 1 n Q Q 1 0 n 1 n Q0 Q2 n Y Q1nQ2 有效 1 n n 1 Q 有效 状态 Q 1 0 1 0 2 2 循环 1 n n 1 Q Q 1 0 1 0 11 nn 1 1 无效 无效 Q 1 1 1 0 0 Q 0 0 00 循环 状态 Y 0 0 0 0 1 0 Y 1 1 0 1 0 1 1 1 0 0
4、时序逻辑电路的一般分析方法
1
逻辑图
时钟方程、 驱动方程和 输出方程
2
状态方程
3
判断电路 逻辑功能
5
状态表、 状态图或 时序图
4
计算
例1: 分析下图所示电路的逻辑功能。
& FF0 1J C1 1K CP Q0 FF1 1J C1 1K Q1 FF2 1J C1 1K Q2 Y
Q0
Q1
Q2
1
时钟方程：CP2 CP 1 CP 0 CP
二、计数器
主要要求：
理解计数器的分类，理解计数器的计数规律。 掌握二进制计数器的组成和工作原理。 理解常用集成二进制和十进制计数器的功能 及其应用。 掌握利用集成计数器构成 N 进制计数器 的方法。
（一）概述 1、功能 在数字电路中，能够记忆输入脉冲个数的电路称 为计数器。
2、分类 按输入方式 不同，可分为:
D1 D2 D3 CTP GND 引脚排列图
CR D0 (b)
D1 D2 D3
逻辑符号图
①
③ ④
CR=0时异步清零。 ②
CR=1、LD=0时同步置数。
CR=LD=1且CPT=CPP=1时，按照4位自然二进制 CR=LD=1且CPT· CPP=0时，计数器状态保持不变。
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●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟20分频电路
●实验目的:
1.熟悉用可编程器件实现基本时序逻辑电路的方法。
2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。
●预习要求：
1.回顾数字电路中加法计数器的相关知识。
●实验说明：
1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言
输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语
言。
2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的
模值后归零，然后依次循环计数。
模10计数器表示，计数器从0000~1001循环计
数。
3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），20
分频意味着分频后产生的新时钟周期是输入时钟的20倍（频率降为原频率1/20）。
●实验内容与步骤：
1.新建一个属于自己的工程目录。
2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。
3.对此计数器模块进行编译和仿真。
4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频
处理。
5.对此分频电路进行仿真。
●实验报告要求：
1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：
1. 模10加法计数器cnt_10的V erilog代码：
2. 模10加法计数器cnt_10的仿真波形：
3. 10分频模块fenpin_10的Verilog代码：
4. 10分频模块fenpin_10的仿真波形：。