模4计数器
数字逻辑实验指导书(multisim)
实验一集成电路的逻辑功能测试一、实验目的1、掌握Multisim软件的使用方法。
2、掌握集成逻辑门的逻辑功能。
3、掌握集成与非门的测试方法。
二、实验原理TTL集成电路的输入端和输出端均为三极管结构，所以称作三极管、三极管逻辑电路（Transistor -Transistor Logic ）简称TTL电路。
54 系列的TTL电路和74 系列的TTL电路具有完全相同的电路结构和电气性能参数。
所不同的是54 系列比74 系列的工作温度范围更宽，电源允许的范围也更大。
74 系列的工作环境温度规定为0—700C，电源电压工作范围为5V±5%V，而54 系列工作环境温度规定为-55—±1250C，电源电压工作范围为5V±10%V。
54H 与74H,54S 与74S 以及54LS 与74LS 系列的区别也仅在于工作环境温度与电源电压工作范围不同，就像54 系列和74 系列的区别那样。
在不同系列的TTL 器件中，只要器件型号的后几位数码一样，则它们的逻辑功能、外形尺寸、引脚排列就完全相同。
TTL 集成电路由于工作速度高、输出幅度较大、种类多、不易损坏而使用较广，特别对我们进行实验论证，选用TTL 电路比较合适。
因此，本实训教材大多采用74LS(或74)系列TTL 集成电路，它的电源电压工作范围为5V±5%V，逻辑高电平为“1”时≥2.4V，低电平为“0”时≤0.4V。
它们的逻辑表达式分别为：图1.1 分别是本次实验所用基本逻辑门电路的逻辑符号图。
图1.1 TTL 基本逻辑门电路与门的逻辑功能为“有0 则0，全1 则1”；或门的逻辑功能为“有1则1，全0 则0”；非门的逻辑功能为输出与输入相反；与非门的逻辑功能为“有0 则1，全1 则0”；或非门的逻辑功能为“有1 则0，全0 则1”；异或门的逻辑功能为“不同则1，相同则0”。
三、实验设备1、硬件：计算机2、软件：Multisim四、实验内容及实验步骤1、基本集成门逻辑电路测试 （1）测试与门逻辑功能74LS08是四个2输入端与门集成电路（见附录1），请按下图搭建电路，再检测与门的逻辑功能，结果填入下表中。
411109030110马立杰实验五
数字逻辑课程实验报告实验名称用VHDL语言实现实验人姓名马立杰学号411109030110班级4111090702同组人姓名实验时间成绩石家庄经济学院信工学院一、实验内容1.实现D触发器（边沿触发）。
2.模4计数器的设计；（具有异步清0和同步计数功能）。
二、实验原理（1）、模4计数器的设计1.系统输入输出确定两输入两输出，脉冲cp,异步清0输入端clear,输出q(0)、q(1)。
2.真值表cp clear q(两位数组）× 0 00上升沿 1 自增1无效 1 保持3.逻辑函数表达式（可省略）4.电路图5.VHDL程序源代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT(cp:IN STD_LOGIC;clear:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END counter;ARCHITECTURE behave OF counter ISSIGNAL q1:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(cp,clear)BEGINIF clear ='0' THENq1<= "00";ELSIF (cp='1' AND cp'EVENT) THENq1<=q1+1;END IF;ELSEq1<=q1;END PROCESS;q<=q1;END behave;（2）、触发器的设计：1.系统输入输出确定两输入两输出，脉冲cp、输入端D、输出端Q、Qb。
2.真值表cp D Q Qb ××保持保持上升沿 0 0 1上升沿 1 1 03.逻辑函数表达式（可省略）4.电路图5.VHDL程序源代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY simple ISPORT(D,cp:IN STD_LOGIC;Q,Qb:BUFFER STD_LOGIC);END simple;ARCHITECTURE behave OF simple ISSIGNAL temp:STD_LOGIC;BEGINPROCESS(cp)BEGINIF(cp='1'AND cp' EVENT)THEN temp<=D;END IF;END PROCESS;Q<=temp;Qb<=NOT temp;END behave;三、测试及分析模4计数器仿真波形如图：对实验结果进行分析，与理论结果一致。
数字逻辑 第六章习题答案
根据真值表画出激励函数和输出函数卡诺图(略)，化简后可 得：
(5) 画出逻辑电路图 根据激励函数和输出函数表达式，可画出实现给定功能的逻 辑电路如图11所示。该电路存在无效状态10，但不会产生挂 起现象，即具有自启动功能。
7 试用与非门构成的基本R-S触发器设计一个 脉冲异步模4加1计数器。 解（1） 设电路输入脉冲为x，状态变量为 y1y0,其状态表如表9所示。
（2）该电路的状态图、状态表
（3）该电路是一个“x1—x2—x3”序列检测器。
4 分析图7所示脉冲异步时序电路，作出时间 图并说明该电路逻辑功能。
解：（1） 该电路是一个 Moore型脉冲异步时序逻辑 电路,其输出即电路状态。激 励函数表达式为
（2）电路次态真值表
（3）时间图
（4）该电路是一个模4计数器。
(4) 确定激励函数和输出函数 确定激励函数和输出函数时注意： ● 对于多余状态y2y1=10和不允许输入x2x1=11，可作为无关条 件处理； ● 当输入x2x1=00时，电路状态保持不变； ● 由于触发器时钟信号作为激励函数处理，所以，可假定次态 与现态相同时，触发器时钟信号为0，T端为d。 据此，可列出激励函数和输出函数真值表如表8所示。
（2） 根据状态表和RS触发器的功能表，可列出激 励函数真值表如表10所示。
Байду номын сангаас
（3）化简后，可得激 励函数最简表达式为：
（4）根据激励函数表达式，可画出逻辑电路 图如图12所示。
5 用D触发器作为存储元件，设计一个脉冲异 步时序电路。该电路在输入端x的脉冲作用 下，实现3位二进制减1计数的功能，当电 路状态为“000”时，在输入脉冲作用下输 出端Z产生一个借位脉冲，平时Z输出0。
用JKFF触发器设计一个模为4的加法计数器
模4计数器要求有4个记忆状态，且逢4进1。由此作图:
/Z /0
/1 /0
/0
步骤3状态分配
由于最大模值为4，因此必须取最大代码位数n=2.假设令S0=00，S1=01，S2=10，S3=11，则可以做出状态转移表：
步骤4选触发器，求时钟，输出，状态，驱动方程。
因需要2个二进制代码，选用2个CP下降沿触发的JK触发器，分别用FF0，FF1表示。
用JKFF触发器设计一个模为4的加法计数器
解：
步骤1分析题意。
由题意知，待设计的护送鼓起默认为模4计数，且不要求加载初值。故电路只需时钟输入端clk，clk作为电路的同步时钟，不必当做输入变量对待；输出一个4进制数2个输出端，记为Q1Q2。要有输出信号Z，故共需要3个输出端。因输出量Q1Q2就是计数值，故采用Moore型电路较为合适。
由于采用同步方案出次态卡诺图及输出卡诺图，根据卡诺图求出次态方程式，不化简，以便使之与JK触发器的特性方程的形式一致。
输出方程式：
Q QQ
Q1n+1=Q1 Q2
Q2n+1=(Q1)
括号表示非
Z=Q1Q2
与JK触发器的特性方程Qn+1=JQn+KQn比较可得到驱动方程式
大学课程《数字电子技术基础》试题及答案
大学课程《数字电子技术基础》试题及答案一、填空题时序逻辑电路1.所谓时序逻辑电路是指电路的输出不仅与当时的有关，而且与电路的有关。
答：输入，历史状态2.含有触发器的数字电路属于逻辑电路。
答：时序3.计数器按照各触发器是否同时翻转分为式和式两种。
答：同步，异步4.某计数器状态转换图如图,该电路为________进制计数器。
答：55.某计数器的输出波形如图1所示，该计数器是进制计数器。
答：56. N个触发器可以构成最大计数长度（进制数）为的计数器。
答： 2N7．若要构成七进制计数器，最少用个触发器，它有个无效状态。
答： 3 18.若要构成十进制计数器，至少用个触发器，它有个无效状态。
答：4 69.串行传输的数据转换为并行传输数据时，可采用寄存器。
答：移位10.组成计数器的各个触发器的状态，能在时钟信号到达时同时翻转，它属于计数器。
答：同步11.组成计数器的各个触发器的状态，在时钟信号到达时不能同时翻转，它属于计数器。
答：异步12.两片中规模集成电路10进制计数器串联后，最大计数容量为（）位。
答：10013．驱动共阳极七段数码管的译码器的输出电平为（）有效。
答：低二、选择题时序逻辑电路1.时序逻辑电路中一定包含。
A、触发器B、组合逻辑电路C、移位寄存器D、译码器答：A2.在同步计数器中，各触发器状态改变时刻（）。
A、相同B、不相同C、与触发器有关D、与电平相同答：A3.同步时序逻辑电路和异步时序逻辑电路比较，其差别在于后者。
A.没有触发器B. 没有统一的时钟脉冲控制C.没有稳定状态D. 输出只与内部状态有关答：B4.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP 作用下，四位数据的移位过程是（）。
A. 1011--0110--1100--1000--0000B. 1011--0101--0010--0001--0000C. 1011--1100--1101--1110--1111D. 1011--1010--1001--1000—0111答：A Array 5.某计数器的状态转换图如右：其计数的容量为( )A．8 B. 5C. 4D. 3答：B6．同步时序逻辑电路和异步时序逻辑电路比较，其差别在于后者。
verilog模4计数器实验报告
Lab 5 模4递增计数器王阳IS1102班U2011140661.实验目的学会用Quartus 9.1编译Verilog语言的方法和步骤；设计简单的程序，并能运行；了解触发器，并学会利用触发器制作模4递增计数器。
2.实验内容●在模4递增计数器中，由cp时钟信号控制输入；●由两个D触发器组合而得到模4递增计数器；●简单的模4计数器由cp作为开关控制输入，由Q0和Q1两个LED灯控制输出。
3.代码分析1)首先，定义module的输入输出接口；2)然后，建立程序，分为模4递增计数器主块和D触发器块；3)模4递增计数器的实现分为2个块，如下：模4递增计数器块：module mo4(Q0,Q1,cp);output Q0,Q1;input cp;d_ff f0(Q0,~Q0,cp);//调用D触发器d_ff f1(Q1,~Q1,Q0); //调用D触发器endmoduleD触发器块：module d_ff (Q,D,cp);//D触发器块output Q;input D,cp;reg Q;always @(posedge cp)Q<=D;endmodule4.实验步骤1)连接DE0板：连接DE0板的电源线和数据线或直接将数据线接到电脑主机上，打开开关。
2)创建项目：打开Quartus9.1软件，选择“File—>New Project Wizard”，在弹出的窗口中输入项目的名称和存储位置。
这里笔者将文件储存在桌面的临时文件夹中，并取名为chufaqi\mo4，如下：确定输入完成后，单击Next，出现下图：可以在File name中输入文件名，再次单击Next后，接着选择实验板的型号。
如图，实验时，一般选择Cyclone lll中的EP3C16F484C6型号即可。
继续单击Next，最后，单击Finish完成项目的创建。
3)建立Verilog HDL文件：在“File—>New”的窗口中选择建立Verilog HDL文件。
模块四答案电气控制与PLC课后习题答案
模块四PLC应用指令的应用任务一8盏流水灯控制程序思考和练习1.什么是位元件？什么是字元件？两者有什么区别？答：只具有接通（ON或1）或断开（OFF或0）两种状态的元件称为位元件。
将多个位元件按一定的规律组合起来就称为字元件，也称位组件。
位元件只能单个取用，而字元件是位元件的组合所以只用一条指令即可同时对多个字元件进行操作。
2.位元件如何组成字元件？请举例说明。
答：位元件组合以KnP的形式表示，每组由4个连续的位元件组成，称为位元件，其中P 为位元件的首地址，n为组数（n＝1～8）。
4个单元K4组成16位操作数，如K4M10表示由M25~ M10组成的16位数据。
3.数据寄存器有哪些类型?具有什么特点?试简要说明。
32位数据寄存器如何组成？答：数据寄存器可分为：通用数据寄存器、锁存数据寄存器、文件寄存器、特殊数据寄存器、变址寄存器。
锁存数据寄存器有断电保持功能，文件寄存器只能用外部设备进行写入操作，特殊数据寄存器用来监控PLC内部的各种工作方式和元件，例如电池电压、扫描时间等，变址寄存器（V、Z）除了和普通的数据寄存器有相同的使用方法外，还常用于修改器件的地址编号。
32位数据寄存器由两个16为数据寄存器组成。
4.应用指令的组成要素有几个？其执行方式有几种？其操作数有几类？答：应用指令的组成要素共有五个（1）应用指令编号（2）助记符（3）数据长度（4）执行形式（5）操作数。
应用指令有脉冲执行型和连续执行型两种。
操作数分为源操作数、目标操作数和其它操作数。
5. 试问如下软元件为何种软元件？由几位组成？X1、D20、S20、K4X0、V2、X10、K2Y0、M19答：X1、S20、X10、M19是位元件；D20、K4X0、V2、K2Y0是字元件；D20、V2是16位数据寄存器，K4X0是16位、K2Y0是8位。
6.执行指令语句“MOV K5 K1Y0”后，Y0～Y3的位状态是什么？答：Y0~Y3的状态是“0101”7.执行指令语句“DMOV H5AA55 D0”后，D0、D1中存储的数据各是多少？答：D1存储的数据是（0000 0000 0000 0101），D0存储的数据是（1010 1010 0101 0101）8.试用MOV指令编写电动机Y-△降压起动程序。
三维数码管扫描显示实验报告
实验报告实验日期：2013 年10 月9 日学号：姓名：实验名称：三维数码管扫描显示总分：实验设计方案：1.原理图三维数码管扫描显示电路原理：设计出模4计数器、三选一多路选择器和2-3译码器，并由这三个模块和7段译码器设计3位数码管扫描显示电路。
模4计数器：对4取模，输入信号的频率被4分频。
三选一多路选择器：通过控制电路实现3路4位数据的选择输出。
2-3译码器：data输入为00时，译出seg为100；data输入为01时，译出seg为010；其他情况译为001。
2.功能验证波形图：数码管扫描显示电路scan_led3延时时序仿真波形描述：方形波，din0,din1,din2,bsg,qa~qg逻辑关系正确，时序仿真延时。
仿真结论：Bsg逻辑输出：100-010-001-100-010······，逻辑关系正确。
qa~qg逻辑输出：0110000-1101101-1111001-0110000-······，逻辑关系正确。
3.硬件验证芯片分配：FLEX10K-EPF10K20TI144-4管脚分配：clk：125；din2[3..0]：72, 73, 78, 79;din1[3..0]：82, 83, 92, 95;din0[3..0]：86, 87, 88, 89;bsg[2..0]：100, 101, 102;qa~qg：51, 49, 48 ,47, 46, 44, 43.4.实验日志：2013年10月9号Q1：count4编译时出现2error,1warningA1:原因是课本不够清楚，把q[1..0]看成了q[1.0].改了之后error没了。
2013年10月11号Q1：创建各分模块的符号文件.bsf时，不能创建mux4_3_1.bsf？A1：原因是没打开mux4_3_1.vhd文件。
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实验一
模4计数器
一、实验目的
采用图形输入法设计模4计数器，并进行下载验证；能基本熟练其使用方法。
二、实验设备及内容
1）PC一台；
2）QuartusII配套软件；
以模4计数器为例，完成QuartusII工程设计过程：创建工程文件、电路设计、编译综合、仿真验证、管脚配置、编程下载、硬件验证测试等等。
三、实验方法
实验方法：
采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。
实验步骤：
1、创建工程文件
1）指定工程文件名。
选择File---> New Project Wizard命令，要求工程文件名和顶层实体名一致。
2)添加源文件和用户库。
本实验略去。
3）选择目标器件。
Family中选Flex10k ，Target device选中Specific device selected in “Avaiable device”list 确定器件型号EPF10K20TI144-4。
4）选择第三方EDA工具。
本工程默认为None.
5)工程信息确认。
2、设计输入（图形法）
1）创建设计文件。
选择File-→new命令，然后选中Block Diagram/Schematic File。
2）元件的放置，元件命名及连接，完成后保存文件。
3、编译
选择Processing→Compiler Tool，然后单击Start进行全编译。
4、仿真功能验证
1）建立波形文件。
菜单File→New，选择Vector Waveform File。
2）添加节点。
菜单Edit→Insert→Insert Node or Bus 添加相应的节点，在Radix 列表中选Binary。
3）参数设置。
菜单Edit→End Time仿真结束时间改为2us，菜单Edit→Grid Size ,Period设置为100ns。
4）输入信号激励。
设置时钟信号周期100ns、相位偏移0ns和占空比50%，然后保存波形文件。
5）仿真a)功能仿真，菜单Processing→Generate Functional Simulation Netlist命令，产生功能仿真网表。
Assignments→Settings，单击Simulator Settings，在右侧
Simulation mode中选Functional并指定波形激励文件，选择Processing→Start Simulation，启动功能仿真
b)时序仿真，参照功能仿真。
5、目标器件选择及管脚分配
目标器件如需修改Assignments→Devices，分配管脚Assignments→Pins，之后选择菜单Processing→Compiler Tool命令，单击Start，执行全编译，更新.sof下载文件。
6、编程下载及硬件测试
1）打开实验平台电源开关。
选择Tools→Programmer，进入下载窗口。
2）单击Hareware Setup，Add hareware，确认设置后单击Close，电缆配置完成。
3）单击Start按钮，Progress出现100%，恭喜你，下载成功。
四、实验过程相关截图
1）图形输入
2）波形图
3）无延时的功能仿真
4）有延时的时序仿真
5）管脚分配
6）下载完成
五、实验结论及思考
实验中应注意几点细节：工程文件名和顶层实体名必须一致，否则会出错。
在仿真环节可以整体进行，也可以分步进行，但是操作顺序不能错。
3.2.5思考题
3、quartus 2软件如何复用Maxplus工程软件?
答：在创建工程文件的第2步添加源文件和用户库中，QuartusII可以实现对Maxplus工程文件的复用。
4、如何获取工程后所占资源情况（逻辑单元和管脚）？
答：Project Navigator显示了当前工程的相关信息，并以图形的方式显示出工程的层次体系结构，显示工程的文件，设计单元信息。
同时也显示出工程设计消耗的资源信息。
5、图形输入法时有哪些方法提高连线效率？
答：对各支线命名，然后用单向总线（粗线）收录各支线。
6、以3选1多路选择器为例，分析编译工作中的Analyze Current File、Start Analysis&Elaboration、Start Analysis&Synthesis和Start Compilation时间开销？
7、解释功能模仿和时序真流程是什么？区别在哪？
答：功能仿真是指在一个设计中，在设计实现前对所创建的逻辑进行的验证其功能是否正确的过程。
布局布线以前的仿真都称作功能仿真，它包括综合前仿真和综合后仿真。
综合前仿真主要针对基于原理框图的设计，综合后仿真既适合原理图设计,也适合基于VHDL语言的设计。
时序仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况下对电路的行为作出实际地估价。
时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时，并且在仿真结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有。
8、如何解决下载电缆不能下载的问题？
答：1。
检查Maxplus2菜单Assign>device中芯片型号与实际使用的芯片型号是否一致.出现编程窗口后，菜单option> hardware中要选择ByteblasterMV.2。
检查PC的CMOS设置中并口是否是ECP模式，如是WindowsNT或Windows2000,应先装ByteblasterMV驱动程序(NT的控制面板>多媒体>添加硬件，或Win2000的控制面板>添加新硬件>音频和游戏控制器, ByteblasterMV的driver在你的安装目录\maxplus2\driver下3。
检查ByteblasterMV是否插反，换一条电缆试一试。
4。
检查芯片是否发烫,芯片各边VCC,GND是否正常,有没有按Databook要求加1K或10K的上拉或下拉电阻,与ByteblasterMV 连线是否正确。
对FLEX/ACEX/APEX等系列FPGA的MSEL0/MSEL1和nCE管脚是否处理正确，没有使用的全局信号是否已接地。
5。
参照数据手册或光盘，检查下载波形，（ACEX/APEX器件的下载波形见光盘中的AN116）。