实验四-模10计数器与10分频电路
实验四-模10计数器与10分频电路
●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟10分频电路●实验目的:1.熟悉用可编程器件实现基本时序逻辑电路的方法。
2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。
●预习要求：1.回顾数字电路中加法计数器的相关知识。
●实验说明：1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。
2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的模值后归零，然后依次循环计数。
模10计数器表示，计数器从0000~1001循环计数。
3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），10分频意味着分频后产生的新时钟周期是输入时钟的20倍。
●实验内容与步骤：1.新建一个属于自己的工程目录。
2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。
3.对此计数器模块进行编译和仿真。
4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频处理。
5.对此分频电路进行仿真。
●实验报告要求：1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：1. 模10加法计数器cnt_10的V erilog代码2. 模10加法计数器cnt_10的仿真波形：3. 20分频模块fenpin_10的Verilog代码：4. 20分频模块fenpin_10的仿真波形：。
DDS实验报告
电子线路课程设计 --直接数字频率合成器（DDS）2014 年 11 月摘要本实验通过使用 QuartusⅡ软件，并结合数字逻辑电路的知识设计，使用DDS 的方法设计一个任意频率的正弦信号发生器，要求具有频率控制、相位控制、以及使能开关等功能。
在此基础上，本实验还设计了扩展功能，包括测频、切换波形，动态显示。
在控制电路的作用下能实现保持、清零功能，另外还能同时显示输出频率、相位控制字、频率控制字。
在利用 QuartusⅡ进行相应的设计、仿真、调试后下载到SmartSOPC实验实现 D/A转换，验证实验的准确性，并用示波器观察输出波形。
关键词：SmartSOPC实验箱 QUARTUSⅡ数字频率合成仿真AbstractThis experiment is based on QuartusⅡ，with the help of knowledge relating to the digital logic circuits and system design,to design a sine signal generator which generates any frequency by the method of DDS. This generator is provided with the functions of frequency control,phase control and switch control. Based on the basic design,I also design extra functions,including frequency measurement,changes of wave forms and dynamic display.The control circuit can be maintained time clearing and time keeping functions,and also shows the output frequency,phase control characters,frequency control word. All the designing and simulating work are based on QuartusⅡ. After all the work finished on computer, I downloaded the final circuit to SmartSOPC experiment system to realize the transformation of D/A ,and then test the accuracy of the design by means of oscilloscope observing the wave forms.Key words: SmartSOPC QUARTUSⅡ DDS Simulation目录摘要 (1)目录 (2)一、设计要求 (3)二、方案论证 (3)三、直接数字频率合成器总电路图 (4)四、各子模块设计原理及分析说明 (5)4.1、脉冲发生电路 (5)4.2、频率相位预置与调节电路 (9)4.3、累加器电路 (10)4.4、相位控制电路 (11)4.5、波形存储器ROM电路 (12)4.6、测频电路 (14)4.7、不同波形选择电路 (15)4.8、动态译码显示电路 (16)五、程序下载、仿真与调试 (17)六、实验结果 (18)七、实验总结与感想 (23)八、参考文献 (23)一、设计要求1、利用QuartusII软件和SmartSOPC实验箱实现直接数字频率合成器（DDS）的设计；2、DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA芯片中的RAM 实现，RAM结构配置成212×10类型；3、具体参数要求：频率控制字K取4位；基准频率fc=1MHz,由实验板上的系统时钟分频得到；4、系统具有使能功能；5、利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正弦波形；6、通过开关（实验箱上的Ki）输入DDS的频率和相位控制字，并能用示波器观察加以验证；7、可适当添加其他功能二、方案论证直接数字频率合成器（Direct Digital Frequency Synthesizer）是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。
实验4 计数器和分频器报告
实验4 计数器和分频器一．计数器实验设计方案1.原理：计数器是数字系统中常用的一种可统计时钟的个数的时序逻辑部件。
计数器中的“数”是触发器的状态组合。
某一种触发器状态组合代表某个“数”，即“编码”。
计数器循环一次所包括的状态总数就是称作“容量”或“模”。
在计数脉冲作用下，使状态逐个迁移成不同的状态组合来实现数的增加和减少。
２．ＶＨＤＬ代码：（1）2选1多路选择器library ieee;use ieee.std_logic_1164.all;entity mux4_2_1 isport(d0,d1:in std_logic_vector(3 downto 0);sel:in std_logic_vector(1 downto 0);dout:out std_logic_vector(3 downto 0));end mux4_2_1;architecture rtl of mux4_2_1 isbegindout<=d0 when sel="00"elsed1 when sel="01";end rtl;（2）十三进制计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity exp_cnt13 isport( Clk,clrn,En:in std_logic;cq:out std_logic_vector(3 downto 0);cq1:out std_logic_vector(3 downto 0);cout:out std_logic);end exp_cnt13;architecture bhv of exp_cnt13 issignal cqi:std_logic_vector(3 downto 0);signal cqi1:std_logic_vector(3 downto 0);beginprocess(En,Clk,clrn,cqi)beginif clrn='0' thencqi<="0000";elsif Clk'event and Clk='1' thenif En='1' thenif cqi<12 thencqi<=cqi+1;elsecqi<="0000";end if;end if;end if;if cqi=12 thencout<='1';elsecout<='0';end if;cq<=cqi;if cqi>9 thencq1<="0001";cqi1<=cqi-10;elsecq1<="0000";cqi1<=cqi;end if;cq<=cqi1;end process;end bhv;3.结构框图：实验波形仿真①波形图：②操作说明：设置网格为80ns,设置ｃｌｋ选低电平，为一个周期80ｎｓ的函数；把ｃｌｒｎ设置为高电平；设置En选高电平; 设置cq为一个周期函数,根据数组在每段的值设置cq[0] 到cq[3]的值,然后仿真波形，看输出的cout的波形，通过下载到实验箱可以验证波形的正确性。
计数、译码和显示电路
实验计数、译码和显示电路一、实验目的：1. 掌握二进制加减计数器的工作原理。
2. 熟悉中规模集成计数器及译码驱动器的逻辑功能和使用方法。
二、实验准备：1.计数：计数是一种最简单、最基本的逻辑运算，计数器的种类繁多，如按计数器中图3.11.2另外一种可预计的十进制加减可逆计数器CD4510，用途也非常广，其引脚排列如图3.11.3所示，其中，E P 为预计计数使能端，in C 为进位输入端，1P ~4P 为预计的输入端，out C 为进位输出端，U /D 为加减控制端，R 为复位端，CD4510输入、输出间的逻辑功能如表所示。
表3.11.2：。
2. 译码与显示：十进制计数器的输出经译码后驱动数码管，可以显示0~9十个数字，CD4511是BCD~7段译码驱动集成电路，其引脚排列如图3.11.4所示。
LT 为试灯输入，BI 为消隐输入，LE 为锁定允许输入，A 、B 、C 、D 为BCD 码输入，a~g 为七段译码。
CD4511的逻辑功能如表所示。
LED 数码管是常用的数字显示器，分共阴和共阳两种，BS112201是共阴的磷化镓数码管，其外形和内部结构如图3.11.5所示。
图3.11.5三、计算机仿真实验内容：1. 计数10的电路：(1).单击电子仿真软件Multisim7基本界面左侧左列真实元件工具条“CMOS”按钮，从弹出的对话框“Family”栏中选“CMOS_10V”，再在“Component”栏中选取4093BD和4017BD各一只，如图3.11.6所示，将它们放置在电子平台上。
图3.11.6(2).单击电子仿真软件Multisim7基本界面左侧左列真实元件工具条“Source”按钮，从弹出的对话框“Family”栏中选“POWER_SOURCES”，再在“Component”栏中选取“VDD”和地线，将它们调出放置在电子平台上。
(3). 双击“VDD”图标，将弹出如图3.11.7所示对话框，将“V oltage”栏改成“10”V，再点击下方“确定”按钮退出。
数字电路实验 十进制计数与显示电路的设计与仿真 小白发布
目录一．设计目的和设计内容1.1设计目的1.2设计要求二．设计原理2.1计数器2.2集成计时器2.3 常用计时器原理2.4显示与译码2.5 VHDL计数器三.设计方案3.1备选方案3.2设计方案3.3仿真软件的选择四.仿真分析和体会五.致谢六.参考资料摘要:计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。
计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。
一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。
计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。
以下是关于十进制计数器的几种设计方法。
一．设计目的和内容1．本次课程设计应达到的目的：1、综合运用相关课程中所学到的理论知识去独立完成某一设计课题；2、通过查阅手册和相关文献资料，培养学生独立分析和解决问题的能力；3、进一步熟悉常用芯片和电子器件的类型及特性，并掌握合理选用器件的原则；4、学会电路的设计与仿真；5、培养严肃认真的工作作风和严谨的科学态度。
2．本课程设计课题任务的内容和要求（包括原始数据、技术参数、设计要求等）：1、具有10进制计数功能；2、设置外部操作开关，控制计数器的直接清零、启动、和暂停/连续功能；3、计时器为10进制加法计数，计时间隔为1秒；4、并用相关仿真软件对电路进行仿真。
二．设计原理1.计数器计数器是数字系统中用的较多的基本逻辑器件。
它不仅能记录输入时钟脉冲的个数，还可以实现分频,定时，产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器，分频器，指令计数器等都要使用计数器。
计数器的种类很多。
按时序脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制不同可以分为二进制计数器和非二进制计数器；按计数器的数字增减趋势的不同，可分为加法计数器，减法计数器和可逆计数器。
数字电路 实验 计数器及其应用 实验报告
实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
计数器计数时所经历的独立状态总数为计数器的模（M）。
计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。
按计数脉冲输入方式不同，可分为同步计数和异步计数。
按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。
1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。
若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。
当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。
执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。
从计数器到分频电路（完结）
从计数器到分频电路（完结） 本⽂介绍常见的电路——计数器，然后我们由计数器电路讲解到分频电路。
⼀、计数器 （1）计数器代码 计数器，顾名思义就是在时钟的节拍下进⾏计数，⼀个简单的N位计数器的代码如下所⽰，这个计数器从0计数到2^N - 1（共计数了2^N个数，也就是N位计数器）：1module count#(parameter N=8)(2input clk,3input clear,4output[N-1:0] cnt_Q5 );6reg[N-1:0] cnt;7assign cnt_Q = cnt;89always@(posedge clk)10if(clear)11 cnt <= 'h0; //同步清 0，⾼电平有效12else13 cnt <= cnt+1'b1; //加法计数1415endmodule上述描述的计数器通过 clear 信号清除计数值，然后下⼀周期开始加 1 计数；当计数器计到能够存储的最⼤数值时，例如本例为 8 个 1，即 8'hff 就会⾃动回到 0，然后开始下⼀轮计数。
综合得带的电路如下所⽰： (2)计数器改进 如果想要实现 0~k 范围内计数，其中k ≠ 2^N ，可以将 always 语句修改为：always@(posedge clk)if(clear)cnt <= 'h0; //同步清 0，⾼电平有效else if(cnt==K)cnt <= 'h0;elsecnt <= cnt+1'b1; //减法计数 前⾯是累加计数，下⾯是⼀个既可以递增也能递减，且具备初始值装载和复位的计数器，代码如下所⽰：1module updown_count#(parameter N=8)(2input clk,3input clear,4input load,5input up_down,6input [N-1:0] preset_D,7output[N-1:0] cnt_Q8 );9reg[N-1:0] cnt;10assign cnt_Q = cnt;1112always@(posedge clk)13if(clear)14 cnt <= 'h0; //同步清 0，⾼电平有效15else if(load)16 cnt <= preset_D; //同步预置17else if(up_down)18 cnt <= cnt+1; //加法计数19else20 cnt <= cnt-1; //减法计数2122endmodule⼆、计数器的⽤途 （1）基本的计数功能与分频 计数器的基本功能顾名思义就是计数了，⽤来计数，产⽣某个信号等等。
同步计数器的设计实验报告
同步计数器的设计实验报告同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
②通过修改逻辑设计加以解决。
⑺设计步骤简图图3 设计步骤简图2、按实验内容设计逻辑电路画出逻辑图。
设计思路详情见第六部分。
电路图如下：四、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
2．集成J-K触发器74LS73⑴符号：图1 J-K触发器符号⑵功能：表1 J-K触发器功能表⑶状态转换图：图2 J-K触发器状态转换图⑷特性方程：Qn1JQnKQn⑸注意事项：①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。
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●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟10分频电路
●实验目的:
1.熟悉用可编程器件实现基本时序逻辑电路的方法。
2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。
●预习要求：
1.回顾数字电路中加法计数器的相关知识。
●实验说明：
1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言
输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语
言。
2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的
模值后归零，然后依次循环计数。
模10计数器表示，计数器从0000~1001循环计
数。
3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），10
分频意味着分频后产生的新时钟周期是输入时钟的20倍。
●实验内容与步骤：
1.新建一个属于自己的工程目录。
2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。
3.对此计数器模块进行编译和仿真。
4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频
处理。
5.对此分频电路进行仿真。
●实验报告要求：
1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：
1. 模10加法计数器cnt_10的V erilog代码
2. 模10加法计数器cnt_10的仿真波形：
3. 20分频模块fenpin_10的Verilog代码：
4. 20分频模块fenpin_10的仿真波形：。