VerilogHDL复习题与答案

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Verilog HDL试卷及答案教学提纲

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V e r i l o g H D L试卷及答案河北大学课程考核试卷2008——2009学年第一学期 2006级电气类专业(类)考核科目EDA技术课程类别必修考核类型考查考核方式闭卷类别 A一、选择题:1、下列标示符哪些是合法的(B )A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值,起缺省值是(D )A、xB、1C、0D、z3、现网中的值被解释为无符号数。

在连续赋值语句中,assign addr[3:0]=-3;addr被赋予的值是( A )A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0] mema[255:0]正确的赋值是(A )A、mema[5]=3’ d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d15、在code模块中参数定义如下,请问top模块中d1模块delay1、delay2的值是( D )module code(x,y); module top;paramee delay1=1,delay2=1; …………….……………………………… code #(1,5) d1(x1,y1);endmodule endmoduleA、(1,1)B、(5,5)C、(5,1)D、(1,5)6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果(B )A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale 10ns/100ps,选择正确答案(C )A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为(B )A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=99、aways begin #5 clk=0;#10 clk=~clk;end产生的波形( A )A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是(C )A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题:(共15分,每小题3分)1、某一纯组合电路输入为in1,in2和in3,输入出为out,则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发,同步高电平复位信号rst清零,该电路描述中always的事件表达是应该写为always @( posedge clk )。

最新Verilog-HDL期末考试复习题资料

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【第一章】1、FPGA 芯片的发展主要体现在哪几个方面?未来的发展趋势是什么?答:新型芯片的规模越来越大,成本越来越低,低端的FPGA已逐步取代了传统的数字元件。

先进的ASIC生产工艺已经被用于FPGA的生产,越来越丰富的处理器内核被嵌入到高端的FPGA芯片中,基于FPGA的开发成为一项系统级设计工程。

随着半导体制造工艺的不同提高,FPGA的集成度将不断提高,制造成本将不断降低,其作为替代ASIC来实现电子系统的前景将日趋光明。

2、EDA 技术的优势是什么?答:1.用HDL对数字系统进行抽象的行为与功能描述以及具体的内部线路结构描述,从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证,保证设计过程的正确性,可以大大降低设计成本,缩短设计周期。

2.EDA工具之所以能够完成各种自动设计过程,关键是有各类库的支持。

3.某些HDL也是文档型的语言,极大地简化了设计文档的管理。

4.EDA具有日益强大的逻辑设计仿真测试技术,极大地提高了大规模系统电子设计的自动化程度。

5.基于EDA技术的设计,由于用HDL表达的成功的专用功能设计在实现目标方面有很大的可选性,它既可以用不同来源的通用FPGA/CPLD实现,也可以直接以ASIC来实现,设计者拥有完全的自主权。

6.EDA技术的设计语言是标准化的,不会由于设计对象的不同而改变;它的开发工具是规范化的,EDA软件平台支持任何标准化的设计语言;它的设计成果是通用性的,IP核具有规范的接口协议。

良好的可移植与可测试性,为系统开发提供了可靠的保证。

7.EDA技术能将所有设计环节纳入统一的自顶向下的设计方案中。

8.EDA不但在整个设计流程上充分利用计算机的自动设计能力,在各个设计层次上利用计算机完成不同内容的仿真模拟,而且在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。

3、EDA 的设计流程包括哪几个环节?ANS: ①设计输入(原理图/HDL 文本编辑)②综合③FPGA/CPLD 适配④时序仿真与功能门级仿真⑤FPGA/CPLD 编程下载⑥FPGA/CPLD 器件电路硬件检测。

(完整版)Verilog期末复习题

(完整版)Verilog期末复习题

(完整版)Verilog期末复习题Verilog复习题一、填空题1. 用EDA技术进行电子系统设计的目标是最终完成2. 可编程器件分为CPLD和FPGA。

3. 随着EDA技术的不断完善与成熟,自顶向下的设计方法更多的被应用于Verilog HDL设计当中。

4. 目前国际上较大的PLD器件制造公司有ALtera和Xilinx公司。

5. 完整的条件语句将产生组合电路,不完整的条件语句将产生时序电路。

6. 阻塞性赋值符号为=,非阻塞性赋值符号为<= 。

78、EDA9.状态机常用状态编码有二进制、格雷码和独热码。

10.V erilog HDL中任务可以调用其他任务和函数。

11.系统函数和任务函数的首字符标志为$,预编译指令首字符标志为#。

12.可编程逻辑器件的优化过程主要是对速度和资源的处理过程。

13、大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。

二、选择题1、已知“a =1b’1; b=3b'001;”那么{a,b}=(C )(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'1012、在verilog中,下列语句哪个不是分支语句?( D )(A) if-else (B) case (C) casez (D) repeat3、Verilog HDL语言进行电路设计方法有哪几种(8分)①自上而下的设计方法(Top-Down)②自下而上的设计方法(Bottom-Up)③综合设计的方法4、在verilog语言中,a=4b'1011,那么 &a=(D )(A) 4b'1011 (B) 4b'1111 (C) 1b'1 (D) 1b'05、在verilog语言中整型数据与(C)位寄存器数据在实际意义上是相同的。

(A) 8 (B) 16 (C) 32 (D) 646、大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA 结构与工作原理的描述中,正确的是___C____ 。

Verilog HDL试卷及答案

Verilog HDL试卷及答案

河北大学课程考核试卷2008——2009学年第一学期2006级电气类专业(类)考核科目EDA技术课程类别必修考核类型考查考核方式闭卷类别A一、选择题:1、下列标示符哪些是合法的(B )A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值,起缺省值是(D )A、xB、1C、0D、z3、现网中的值被解释为无符号数。

在连续赋值语句中,assign addr[3:0]=-3;addr被赋予的值是( A )A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0] mema[255:0]正确的赋值是(A )A、mema[5]=3’ d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d15、在code模块中参数定义如下,请问top模块中d1模块delay1、delay2的值是( D )module code(x,y); module top;paramee delay1=1,delay2=1; …………….……………………………… code #(1,5) d1(x1,y1);endmodule endmoduleA、(1,1)B、(5,5)C、(5,1)D、(1,5)6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果(B )A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale 10ns/100ps,选择正确答案(C )A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为(B )A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=99、aways begin #5 clk=0;#10 clk=~clk;end产生的波形( A )A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是(C )A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题:(共15分,每小题3分)1、某一纯组合电路输入为in1,in2和in3,输入出为out,则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发,同步高电平复位信号rst清零,该电路描述中always的事件表达是应该写为always @( posedge clk )。

VerilogHDL试卷及答案

VerilogHDL试卷及答案

一、选择题:1、下列标示符哪些是合法的(B )A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值,起缺省值是(D )A、xB、1C、0D、z3、现网中的值被解释为无符号数。

在连续赋值语句中,assign addr[3:0]=-3;addr被赋予的值是(A )//补码!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0] mema[255:0]正确的赋值是(A )A、mema[5]=3’ d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d15、在code模块中参数定义如下,请问top模块中d1模块delay1、delay2的值是( D )module code(x,y); module top;paramee delay1=1,delay2=1; …………….………………………………code #(1,5) d1(x1,y1);endmodule endmoduleA、(1,1)B、(5,5)C、(5,1)D、(1,5)6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果(B )A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale 10ns/100ps,选择正确答案(C )A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为(B )//去除无效0A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=99、always begin #5 clk=0;#10 clk=~clk;end产生的波形(A )//5占15的1/3A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名`define sum a+b+c 下面宏名引用正确的是(C )//注意引用A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题:(共15分,每小题3分)1、某一纯组合电路输入为in1,in2和in3,输入出为out,则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发,同步高电平复位信号rst清零,该电路描述中always的事件表达是应该写为always @( posedge clk )。

VerilogHDL复习题与答案

VerilogHDL复习题与答案

VerilogHDL硬件描述语言复习一、1. Verilog HDL 是在哪一年首次被I E E E标准化的?答:Verilog HDL是在1995年首次被IEEE标准化的。

2. Verilog HDL支持哪三种根本描述方式?答:Verilog HDL可采用三种不同方式或混合方式对设计建模。

这些方式包括:行为描述方式—使用过程化结构建模;数据流方式—使用连续赋值语句方式建模;构造化方式—使用门和模块实例语句描述建模3. Verilog HDL 是由哪个公司最先开发的?答:Verilog HDL是由Gateway Design Automation公司最先开发的4. Verilog HDL中的两类主要数据类型什么?答:线网数据类型和存放器数据类型。

线网类型表示构件间的物理连线,而存放器类型表示抽象的数据存储元件。

5. U D P代表什么?答:UDP代表用户定义原语6. 写出两个开关级根本门的名称。

答:pmos nmos7.写出两个根本逻辑门的名称。

答:and or8.在数据流描述方式中使用什么语句描述一个设计?答:设计的数据流行为使用连续赋值语句进展描述9. 采用构造描述方式描述1位全加器。

答:module full_add(a,b,cin,s,co);input a,b,cin;output s,co;wire S1,T1,T2,T3;xorX1(S1,a,b),X2(s,S1,cin);andA1(T3,a,b),A2(T2,b,cin),A3(T1,a,cin);orO1(co,T1,T2,T3);endmodule10. i n i t i a l语句与always 语句的关键区别是什么?答: 1) initial语句:此语句只执行一次。

2) always语句:此语句总是循环执行, 或者说此语句重复执行。

11.采用数据流方式描述2 - 4译码器。

答:'timescale 1ns/nsmodule Decoder2×4(A,B,EN,Z);input A,B,EN;output [0:3]Z;wire abar,Bbar;assign #1 Abar=~A;assign #1 Bbar=~B;assign #2 Z[0]=~(Abar&Bbar&EN);assign #2 Z[1]=~(Abar&B&EN);assign #2 Z[2]=~(A&Bbar&EN);assign #2 Z[3]=~(A&B&EN);endmodule1 2. 找出下面连续赋值语句的错误。

EDA verilog hdl考试题和答案

EDA verilog hdl考试题和答案

EDA verilog hdl考试题和答案一、选择题(每题2分,共20分)1. 在Verilog HDL中,以下哪个关键字用于定义模块?A. moduleB. endmoduleC. inputD. output答案:A2. Verilog HDL中,以下哪个操作符用于按位取反?A. ~B. !C. ^D. &答案:A3. 在Verilog HDL中,以下哪个关键字用于定义组合逻辑?A. alwaysB. initialC. always_combD. always_seq答案:C4. 以下哪个是Verilog HDL中合法的标识符?A. 2variableB. variable2C. variable$2D. variable_2答案:B5. 在Verilog HDL中,以下哪个关键字用于定义信号的初始值?A. initialB. alwaysC. assignD. defparam答案:A6. 在Verilog HDL中,以下哪个关键字用于定义参数?A. parameterB. defparamC. localparamD. specparam答案:A7. 在Verilog HDL中,以下哪个关键字用于定义一个始终块,该块在仿真开始时执行一次?A. alwaysB. initialC. always_combD. always_ff答案:B8. 在Verilog HDL中,以下哪个操作符用于逻辑与?A. &&B. &C. ||D. |答案:B9. 在Verilog HDL中,以下哪个关键字用于定义一个始终块,该块在信号变化时触发?A. alwaysB. initialC. always_combD. always_ff答案:A10. 在Verilog HDL中,以下哪个关键字用于定义一个三态输出?A. outputB. inoutC. triD. wire答案:C二、填空题(每题2分,共20分)1. 在Verilog HDL中,____关键字用于定义一个始终块,该块在信号的边沿触发时执行。

VerilogHDL复习题与答案

VerilogHDL复习题与答案

VerilogHDL硬件描述语言复习一、1. Verilog HDL 是在哪一年首次被I E E E标准化的?答:Verilog HDL是在1995年首次被IEEE标准化的。

2. Verilog HDL支持哪三种基本描述方式?答:Verilog HDL可采用三种不同方式或混合方式对设计建模。

这些方式包括:行为描述方式—使用过程化结构建模;数据流方式—使用连续赋值语句方式建模;结构化方式—使用门和模块实例语句描述建模3. Verilog HDL 是由哪个公司最先开发的?答:Verilog HDL是由Gateway Design Automation公司最先开发的4. Verilog HDL中的两类主要数据类型什么?答:线网数据类型和寄存器数据类型。

线网类型表示构件间的物理连线,而寄存器类型表示抽象的数据存储元件。

5. U D P代表什么?答:UDP代表用户定义原语6. 写出两个开关级基本门的名称。

答:pmos nmos7.写出两个基本逻辑门的名称。

答:and or8.在数据流描述方式中使用什么语句描述一个设计?答:设计的数据流行为使用连续赋值语句进行描述9. 采用结构描述方式描述1位全加器。

答:module full_add(a,b,cin,s,co);input a,b,cin;output s,co;wire S1,T1,T2,T3;xorX1(S1,a,b),X2(s,S1,cin);andA1(T3,a,b),A2(T2,b,cin),A3(T1,a,cin);orO1(co,T1,T2,T3);endmodule10. i n i t i a l语句与always 语句的关键区别是什么?答: 1) initial语句:此语句只执行一次。

2) always语句:此语句总是循环执行, 或者说此语句重复执行。

11.采用数据流方式描述2 - 4译码器。

答:'timescale 1ns/nsmodule Decoder2×4(A,B,EN,Z);input A,B,EN;output [0:3]Z;wire abar,Bbar;assign #1 Abar=~A;assign #1 Bbar=~B;assign #2 Z[0]=~(Abar&Bbar&EN);assign #2 Z[1]=~(Abar&B&EN);assign #2 Z[2]=~(A&Bbar&EN);assign #2 Z[3]=~(A&B&EN);endmodule1 2. 找出下面连续赋值语句的错误。

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VerilogHDL硬件描述语言复习一、1.VerilogHDL是在哪一年首次被IEEE标准化的?答:VerilogHDL是在1995年首次被IEEE标准化的。

2.VerilogHDL支持哪三种基本描述方式?答:VerilogHDL可采用三种不同方式或混合方式对设计建模。

这些方式包括:行为描述方式—使用过程化结构建模;数据流方式—使用连续赋值语句方式建模;结构化方式—使用门和模块实例语句描述建模3.VerilogHDL是由哪个公司最先开发的?答:VerilogHDL是由GatewayDesignAutomation公司最先开发的4.VerilogHDL中的两类主要数据类型什么?答:线网数据类型和寄存器数据类型。

线网类型表示构件间的物理连线,而寄存器类型表示抽象的数据存储元件。

5.UDP代表什么?答:UDP代表用户定义原语6.写出两个开关级基本门的名称。

答:pmosnmos7.写出两个基本逻辑门的名称。

答:andor8.在数据流描述方式中使用什么语句描述一个设计?答:设计的数据流行为使用连续赋值语句进行描述9.采用结构描述方式描述1位全加器。

答:modulefull_add(a,b,cin,s,co);inputa,b,cin;outputs,co;wireS1,T1,T2,T3;xorX1(S1,a,b),X2(s,S1,cin);andA1(T3,a,b),A2(T2,b,cin),A3(T1,a,cin);orO1(co,T1,T2,T3);endmodule10.initial语句与always语句的关键区别是什么?答:1)initial语句:此语句只执行一次。

2)always语句:此语句总是循环执行,或者说此语句重复执行。

11.采用数据流方式描述2-4译码器。

答:'timescale1ns/nsmoduleDecoder2×4(A,B,EN,Z);inputA,B,EN;output[0:3]Z;1wireabar,Bbar;assign#1Abar=~A;assign#1Bbar=~B;assign#2Z[0]=~(Abar&Bbar&EN);assign#2Z[1]=~(Abar&B&EN);assign#2Z[2]=~(A&Bbar&EN);assign#2Z[3]=~(A&B&EN);endmodule12.找出下面连续赋值语句的错误。

assignReset=#2Sel^WriteBus;答:不符合连续赋值语句的语法,应该为:assign#2Reset=^WriteBus;二、1.下列标识符哪些合法,哪些非法?COunT,1_2Many,\**1,Real?,\wait,Initial答:COunT合法,1_2Many非法,\**1,Real?非法,\wait 合法,Initial 合法2.在VerilogHDL中是否有布尔类型?答:没有3.如果线网类型变量说明后未赋值,其缺省值为多少?答:z4.VerilogHDL允许没有显式说明的线网类型。

如果是这样,怎样决定线网类型?答:在VerilogHDL 中,有可能不必声明某种线网类型。

在这样的情况下,缺省线网类型为 1位线网。

5.下面的说明错在哪里?i n teger[0:3]Ripple;答:应该是integerRipple[0:3]6.VerilogHDL有哪几大类数据类型?答:veriloghdl有两大类数据类型:线网类型和寄存器类型。

7.VerilogHDL有哪几种寄存器类型?答:有五种不同的寄存器类型:reg、integer、time、real、realtime 。

三、1.假定长度为64个字的存储器,每个字8位,编写Verilog代码,按逆序交换存储器的内容。

即将第0个字与第63个字交换,第1个字与第62个字交换,依此类推。

答:reg[7:0]mem[63:0];integeri=0;reg[7:0]temp;while(i<32)begintemp=mem[i];mem[i]=mem[63-i];mem[63-i]=temp;i=i+1;end2.假定32位总线Address_Bus,编写一个表达式,计算从第11位到第20位的归约与非。

答:~&addressBus[20:11]3.假定一条总线Control_Bus[15:0],编写赋值语句将总线分为两条总线:Abus[0:9]和Bbus[6:1]。

2答:Abus=ControlBus[9:0];Bbus=ControlBus[15:10];4.编写一个表达式,执行算术移位,将Qparity中包含的8位有符号数算术移位。

答:{Qparity[7-i:0],Qparity[7:8-i]}// 左移,i表示移的位数{Qparity[i-1:0],Qparity[7:i]}// 右移,i表示移的位数5.使用条件操作符,编写赋值语句选择NextState的值。

如果CurrentState的值为RESET,那么NextState的值为GO;如果CurrentState的值为GO,则NextState的值为BUSY;如果CurrentState的值为BUSY;则NextState的值为RESET。

答:NextState=(CurrentState==RESET)?Go:(CurrentState==Go?BUSY:RESET)6.如何从标量变量A,B,C和D中产生总线BusQ[0:3]?如何从两条总线BusA[0:3]和BusY[20:15]形成新的总线BusR[10:1]?答:BusQ[3:0]={D,C,B,A}BusR[10:1]={BusY[20:15],BusA[3:0]}四、1、VeriligHDL提供的内置基本门分为哪几类?1)多输入门、2)多输出门、3)三态门2、多输入门与多输出门的区别在哪里?答:多输入门:andnandnororxorxnor这些逻辑门只有单个输出,1个或多个输入第一个端口是输出,其它端口是输入。

多输出门有:buf,not这些门都只有单个输入,一个或多个输出最后的端口是输入端口,其余的所有端口为输出端口。

3、VerilogHDL内置的mos开关门有哪些?答:cmos,nmos,pmos,rcmos,rnmos,rpmos4、门时延值的组成有哪几个值?答:1)上升时延2)下降时延3)关断时延5.VeriligHDL提供的内置基本门分为哪几类?答:1)多输入门2)多输出门3)三态门4)上拉、下拉电阻5)MOS开关6)双向开关6.假定一条总线Control_Bus[7:0],编写赋值语句将总线分为两条总线:Abus[0:2]和Bbus[4:1]。

答:Abus=ControlBus[2:0];Bbus=ControlBus[15:12];7.编写一个表达式,执行算术移位,将Qparity中包含的8位有符号数算术左移3位。

答:{Qparity[4:0],Qparity[7:5]}8.要求采用数据流方式设计一个半加器,写出完整的VeriligHDL设计模块。

答:modulehalf_add(Sum,Cout,A,B);inputA,B;outputSum,Cout;assignSum=A^B;assignCout=A&B;endmodule五、1、操作符有按操作数个数分为3种类型,其中三目操作符有2个操作符和3个操作数。

2、关键字全是小写,标识符的首字符必须是字母或下划线。

33、数字A=5’b011?的?表示z。

设B=5’b101x1,C=5’b01x11,则操作运算F=B+C的结果F=5'bxxxxx。

4、VerilogHDL中保存字符串“Hello”需要5位。

5、声明reg[7:0]data[4:0]表示5个8位的存储单元。

6、moduletest(q,clk,crt);output q;reg q;Input clk,crt;always@(posedgeclk)beginif(crt==1)q=~q;endendmodule7、数据流建模的主要语法结构是assign LHS_target=RHS_expression;语句,采用assign关键字开始。

8、线网赋值延迟可以通过普通赋值延迟,隐式连续赋值延迟和线网声明延迟三种方法来实现。

9、模型引用时,要指定实例名,但硬件和用户定义原语例外。

10、语句assign#(2:3:4,5:6:7)port(out,clk,in)中的典型关断延迟是4,最大关断延时是7。

11、VerilogHDL语言可以从四个不同的抽象层次描述电路,这四层是开关级、门级、寄存器传送级、算法级12、结构化建模的主要语句是内置门原语和用户定义原语。

六、1.门级建模的类型有:(A)or和AND(B)OR和and(C)and和or (D)A、B、C都正确(C)2.VerilogHDL使用的是逻辑是:(A)二值逻辑(D)八种强度(B)四值逻辑(C)三值逻辑(B)3.不属于寄存器类型的是:(A)integer (B)reg(C)wand (D)time (C)4.VerilogHDL语言中,标识符的作用范围是:(A)本模块(B)外部模块(C)所有模块(D)全局模块(A)5.具有多个输出端口的门是:(A)and (B)or(C)nor(D)not (D)七、1、语句内部时延与语句前时延效果是否一样?答:不一样2、当时延表达式为负数时,时延值是如何处理得到?答:取绝对值3、VeriligHDL有几种循环语句?分别采用关键字是什么?答:总共有四种循环语句,分别采用forever、repeat、while、for。

八、41.VerilogHDL语言和C语言的结构化语句有何不同?答:1.VerilogHDL是在C语言的基础上发展起来的,保留了C语言的结构特点。

2.C语言由函数组成,Verilog 由模块(module)组成3.C语言通过函数名及其端口变量实现调用,Verilog也通过模块名和端口变量实现调用4.C语言有主函数main(),Verilog的个module均等价,但必有一个顶层模块,包含芯片系统与外界的所有I/O信号5.C 语言是顺序执行,而Verilog的所有module均并发执行6.C语言与Verilog语法相似。

2、VerilogHDL语言的操作符类型有哪些?其数据流建模采用什么来描述设计吗?答:算术、逻辑、关系、等价、按位、缩减、移位、拼接、条件数据流建模采用算术与逻辑来描述设计3、VerilogHDL语言的优点是什么?答:VerilogHDL语言的优势:由于它在其门级描述的底层,也就是晶体管开关的描述方面比VHDL等各种其它的HDL语言有更强的功能。

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