数字电子技术2
数字电子技术基础 第二版 (侯建军 著) 高等教育出版社 课后答案
7后答案网（）
（4） F = ( A + D )( A + D )( B + C ) = A + D + A + D + B + C = A D + AD + B C 题 1.5 逻辑函数有几种表示方法？它们之间如何相互转换？ 答：逻辑函数有五种常用表达方法，分别是与或式，或与式，与非与非式，或非或非式 和与或非式。与或式和或与式是基本表达方法，它们之间的转化利用包含律，分配律等基本 方法完成。与非与非式是由与或式两次取反，利用反演律变换的。或非或非式是由或与式两 次取反，利用反演律变换的。与或非式是由或与式两次取反，然后两次用反演律变换的。 题 1.6 最小项的逻辑相邻的含义是什么？在卡诺图中是怎样体现的？ 答： 最小项的逻辑相邻是指最小项内所含的变量中只有一个变量互为补，反映在卡诺图 中是几何位置相邻。 题 1.7 试总结并说出 （1）由真值表写逻辑函数式的方法； （2）由函数式列真值表的方法； （3）从逻辑图写逻辑函数式的方法； （4）从逻辑函数式画逻辑图的方法； （5）卡诺图的绘制方法； （6）利用卡诺图化简函数式的方法。 答： （1 ） 将真值表中每个输出为 1 的输入变量取值组合写成一个乘积项，若输入变量取 值为 1，乘积项中的因子用原变量表示，反之用反变量表示，然后将这些乘积项做逻辑加。 （2）给函数式中所有输入量依次赋值，观察取这些输入组合的情况下输出的状态，绘 制真值表。 （3）逻辑图的逻辑符号就是表示函数式间的运算关系，将对应的逻辑符号转换成逻辑 运算符，写成逻辑函数式。 （4）将逻辑函数式中的逻辑符号相应转化成各种逻辑门来表示。 （5）根据变量的个数决定卡诺图的方框数，卡诺图中行列变量的取值按循环码规律排 列，以保证几何位置上相邻的方格其对应的最小项为逻辑相邻项。 （6）用卡诺图化简函数时，首先将函数填入相应的卡诺图中，然后按作圈原则将图上 填 1 的方格圈起来，要求圈的数量少，范围大，每个圈用对应的积项表示，最后将所有积项 逻辑相加，就得到了最简的与或表达式。最简或与表达式化简是将所有取 0 的作圈，然后将 所有圈用对应的和项表示，注意若圈对应的变量取值是 0 写成原变量，取 1 写成反变量， 最 后将所有和项逻辑乘。 题 1.8 为什么说逻辑函数的真值表和最小项表达式具有唯一性？ 答：对于任何一个最小项，只有一组变量取值使它的值为 1，同样的，只有一组最小项 的逻辑组合完全满足输出值为 1。真值表是和最小项表达式相对应的。两者对于同一个逻辑 函数都是唯一的。 题 1.9 什么叫约束项？如何用约束项化简逻辑函数？ 答：输入变量的取值受到限制称受到约束，它们对应的最小项称为约束项。采用图解法 对含约束项的逻辑函数进行化简，在对应的格内添上“×” ，根据作圈的需要这些格可以视 为“1”也可以视为“0 ” 。 题 1.10 试说明两个逻辑函数间的与、或、异或运算可以通过卡诺图中对应的最小项作 与、或、异或运算来实现。 答：逻辑函数间的与、或、异或运算相当于逻辑函数各个最小项的运算，也就是卡诺图 中对应项的运算。那么可以通过卡诺图将逻辑函数间的运算转换成若干一位的逻辑运算， 然 后化简得到最简的表达式。
(数字电子技术基础)第2章. 门电路
• 小规模集成电路(SSI-Small Scale 小规模集成电路(SSI(SSI Integration)， 每片组件内包含10~100 10~100个元件 Integration)， 每片组件内包含10~100个元件 10~20个等效门 个等效门) (或10~20个等效门)。 • 中规模集成电路(MSI-Medium Scale 中规模集成电路(MSI (MSIIntegration)，每片组件内含100~1000 100~1000个元件 Integration)，每片组件内含100~1000个元件 20~100个等效门 个等效门) (或20~100个等效门)。 • 大规模集成电路(LSI-Large Scale 大规模集成电路(LSI (LSIIntegration)， 每片组件内含1000~100 000个 Integration)， 每片组件内含1000~100 000个 元件( 100~1000个等效门 个等效门) 元件(或100~1000个等效门)。 • 超大规模集成电路(VLSI-Very Large Scale 超大规模集成电路(VLSI (VLSIIntegration)， 每片组件内含100 000个元件 Integration)， 每片组件内含100 000个元件 1000个以上等效门 个以上等效门) (或1000个以上等效门)。
•
+5V
R1
T1
T5 R3
•
（2-30）
前级
后级
灌电流的计算
饱和
I OL
5 − T5压降 − T1的be结压降 = R1
5 − 0.3 − 0.7 ≈ 1.4mA = 3
（2-31）
关于电流的技术参数
名称及符号 输入低电平电流 IiL 输入高电平电流 IiH IOL 及其极限 IOL（max） IOH 及其极限 IOH (max) 含义 输入为低电平时流入输 入端的电流-1 入端的电流 .4mA。 。 输入为高电平时流入输 入端的电流几十 几十μ 。 入端的电流几十μA。 当 IOL> IOL(max)时，输出 不再是低电平。 不再是低电平。 当 IOH >IOH(max)时， 输出 不再是高电平。 不再是高电平。
数字电子技术实验报告2
实验成绩实验日期指导教师批阅日期实验名称编码译码与显示1、实验目的掌握编码器、译码器与显示器的工作原理、测试方法以及应用。
2、实验原理编码器、译码器是数字系统中常用的逻辑部件，而且是一种组合逻辑电路。
1.编码器把状态或指令等转换为与其对应的二进制代码叫编码，例如可以用四位二进制所组成的编码表示十进制数0~9，把十进制数的0编成二进制数码0000，把十进制数的5编成二进制数码0101等。
完成编码工作的电路.通称为编码器。
2.译码器译码是编码的逆过程。
译码器的作用是将输入代码的原意“翻译”出来。
译码器的种类较多，如:最小项译码器(3线/8线、4线/16线译码器等)b、七段字形译码器等。
七段字形译码器，其作用是将输入的四位BCD码D、C、B、A翻译成与其对应的七段字形输出信号，用于显示字形。
常用的七段字形译码器有TTL的:T338(OC输出)，74LS48、74LS248(内部带有上拉电阻)CMOS的:CD4511、MC14543、MC14547等。
3.显示器(1)发光二极管(LED)。
把电能转换成可见光(光能)的一种特殊半导体器件，其构造与普通PN 结二极管相同。
(2)LED显示器。
用LED构成数字显示器件时，需将若干个LED按照数字显示的要求集成- -个图案，就构成LED显示器(俗称“数码管”)。
3、实验步骤(1)按图连线，按表顺序给8线/3线优先编码器CD4532的信号输入端送入相应电平，将结果填入表中，与CD4532的功能表相对照，检查是否符合优先顺序以及编码结果是否正确。
注意:输入由逻辑开关给定。
输出连接逻辑电平指示。
(2)根据CD4532和CD4511的管脚图和功能表，自行设计连线，将编码器CD4532的输出端接到译码器CD4511的数据输入端，将CD4511的输出接七段显示数码管。
检查编码器与数字显示是否一致，若不一致，分析原因，检查故障并排除之，将结果填表。
(3)将十进制计数器/脉冲分配器CD4017接成八进制，用单次脉冲或1Hz脉冲信号检查CD4017的逻辑功能是否正常。
数字电子技术(高吉祥) 课后答案2
第二章 逻辑门电路2.1 二极管门电路如图P2.1所示。
已知二极管VD1、VD2导通压降为0.7V ，试回答下列问题：图 P2.1（1）A 接10V ，B 接0.3V 时，输出V O 为多少伏？ A=B=10V ， V O =10V ；（2）A 、B 都接10V ，V O 为多少伏？ A=10V ，B=0.3V ，V O =1.0V ；（3）A 接10V ，B 悬空，用万用表测B 端电压，V B 为多少伏？ A=10V ，B 悬空，对地阻抗很大，V B =10V ； （4）A 接0.3V ，B 悬空，测量V B 时，应为多少伏？ A=0.3V ，B 悬空对地阻抗很大，V B =1.0V ；（5）A 接5k Ω电阻，B 悬空，测量V B 时，应为多少伏？A 接5k Ω电阻，B 悬空，对地阻抗一般大于5k Ω，所以A 支路导通，B 支路不通，V B =0V 。
2.2 二极管门电路如图P2.2所示。
（1）分析输出信号F1、F2与输入信号A 、B 、C 之间的逻辑关系；；；（2）根据图P2.2（c ）给出的A 、B 、C 的波形，对应画出F1、F2的波形（输入信号频率较低，电压幅度满足逻辑要求）。
V OB图 P2.22.3 三极管门电路如图P2.3所示。
图 P2.3（1）说明图中R2和-10V 在电路中的作用。
R 2和-10V 一方面与R 1构成分压电路，使得VT 的b 极为0.7V ，另一方面完成分流作用，避免VT 的b 极电流过大。
（2）简要说明该电路为什么具有逻辑非的作用。
若A=0V ，VT 的Vb<0.7V ，VT 截止，F=Vcc=10V ；若A=5V ，VT 的Vb=0.7V ，VT 导通，而且Ib=3.23mA 远大于IBS ，所以VT 饱和导通，所以F=VTce=0.1V ，所以为逻辑非。
2.4 已知输入端A 、B 的电压波形如图P2.4所示。
画出图P2.4电路在下列两种情况下的输出电压波形：FF 1BBA B C 3V0V 3V 0V 3V 0V 3V 0V 3V 0VF1 F2图P2.4（1）忽略所有门电路的传输延迟时间；（2）考虑每个门都有传输延迟时间t pd 。
数字电子技术 (2)
杂质硅的原子图象和能带图 a) N型半导体 b) P型半导体
半导体 N型 P型
所掺杂质 施主杂质 受主杂质
多数载流子 （多子） 电子 空穴
少数载流子 （少子） 空穴 电子
特性
电子浓度nn≥空 穴浓度pn
电子浓度np≤空 穴浓度pp
PN结
1. PN结的形成
—— 空穴
—— 电子 —— 受主离子 —— 施主离子
Vbe
Vbc
截止 反偏 反偏， ib＝ic ＝0，开关断开。 放大 正偏 反偏， ic ＝ βib， 线性放大。 饱和 正偏 正偏， ib >Ibs ， 开关闭合。
Vcc Vces ib I bs RC
,
Vces 0.7V
双极型三极管开关等效电路（理想情况下）
开关 闭合
当VI为高电平VIH时， T饱和
v1 VEE v B v1 R1 R1 R2
总结： 1. V1=V1L=0V 时 ，Vbe= -2V， 此时加在b-e结上的是反向电压，T可靠截止； ic=0, Vo= Vcc =VoH=5V
2. V1=V1H=5V 时 , Vbe=1.8V>VON , T导通，
是否深度饱和？ V VON ib cc 0.44 mA RB
(2) 关闭时间toff 三极管从饱和到截止所需的时间。 toff = ts +tf ts ：存储时间（几个参数中最长的；饱和越深越长） tf ：下降时间
toff > ton 。 开关时间一般在纳秒数量级。高频应用时需考虑。 四. MOS管的开关特性(调到3.5节前讲)
§3—3 最简单的与、或、非门电路
0V 5V
D2 D 1
+VCC （+5V） R 3kΩ
数字电子技术与应用2集成逻辑门电路及其应用
可靠性高，性能好等优点，同时成本低，便于大规模生产。
2.1 二极管基本门电路 2.1.1晶体二极管的开关特性 数字电路中的晶体二极管、三极管和MOS管等器件一般是以 开关方式工作的，其工作状态相当于相当于开关的“接通”
与“断开”。
1.静态特性 静态特性是指二极管在导通和截止两种稳定状态下的特性。典型
表ห้องสมุดไป่ตู้
由真值表得到或门输出逻辑表达式为: Y=A+B 二极管门电路虽然很简单，但存在着严重的缺点：（1）输出电平 都比输入电平高出0.7V—电平偏离，如果将三个这种门级联（前级 的输出作为后级的输入），则最后一级的输出低电平偏离到2.1V， 已接近规定的输入的高电平，会造成逻辑混乱；（2）当输出端对
地接上负载电阻（常称为下拉负载）时，会使输出高电平降低， 即带负载能力差，严重时会造成逻辑混乱。如图2.5二极管与门电
(b) 与门逻辑符号
二极管与门电路如图2.5所示。其中A、B代表与门输入，Y代表输 出。若二极管的正向压降VD =0.7V，输入端对地的高电平、低电 平分别为VIH =+3V、VIL =0V，则可得到图2.5所示电路的输入和输
出的电平关系，见表2.1。 若按正逻辑进行赋值，即高电平用“1”表示，低电平用“0”表 示，则可将表2.1变为表2.2的与逻辑真值表。由真值表可知该电路
时间tr。一般trtrr，所以可以忽略不计。 上升时间、恢复时间都很小，基本上由二极管的制作工艺决定， 存储时间与正向电流，反向电压有关。当vi 为一矩形电压时，二 极管电流的变化过程不够陡峭（不理想），这就限制了二极管的
最高工作频率。 2.1.2 二极管门电路
我们已经知道基本逻辑关系有与、或、非三种，能实现其逻辑功
数字电子技术 第2章 逻辑门
2
2.1
主要内容：
基本逻辑门
与、或、非三种基本逻辑运算
与、或、非三种基本逻辑门的逻辑功能
41
标准TTL门的输入 / 输出逻辑电平 :
42
CMOS门的输入 / 输出逻辑电平(＋5V电源时) :
4.4V
0.33V
43
传输延迟时间tpd
t pd 1 (tPHL tPLH ) 2
tPHL和tPLH的定义（下图为非门的输入和输出波形） :
44
输入/输出电流 （1）“拉电流”工作状态 （2）“灌电流”工作状态
9
2.1.2 或门
实现“或”运算的电路称为或逻辑门，简称或门 。 逻辑或运算可用开关电路中两个开关相并联的例 子来说明
真 值 表
A 0 0 1 1
B 0 1 0 1
F A B
0 1 1 1
10
“或”运算的逻辑表达式为： F = A+B “或”逻辑的运算规律为：
一般形式
000 0 1 1 0 1 11 1
A
一般形式
A A A A 1 A A 0
14
非门的逻辑符号:
74LS04（六非门）
例2-5 : 向非门输入图示的波形，求其输出波形F。 解：
15
2.2 复合逻辑门
主要内容：
与非、或非、异或、同或的复合逻辑运算 与非门、或非门的逻辑功能 异或门、同或门的逻辑功能 各种复合逻辑门的真值表及输出波形
数字电子技术第二套复习题
数字电子技术第二套复习题一、单项选择题（5分，共 5 题，每小题 1 分）1. 主从RS触发器的触发方式是（）。
A. 是直接触发 B. 电平触发 C. 边缘触发2. 欲使JK触发器按工作，可使JK触发器的输入端 ( )。
A. J=K=1 B. J=0,K=1 C. J=0,K=0 D. J=1,K=03. 数码寄存器的功能是（）。
A. 寄存数码和清除原有数码 B. 寄存数码和实现移位 C. 清除数码和实现移位4. 下列电路中属于时序逻辑电路的是（）。
A. 编码器 B. 计数器 C. 译码器 D. 数据选择器5. 电路如图所示，当A=0，B=1时，的正脉冲来到后D触发器（）。
A. 具有计数功能B. 保持原状态C. 置“0”D. 置“1”二、填空题（5分，共 5 题，每小题 1 分）1. n位寄存器并行输入时，n位二进制代码通过 ______ 同时存入寄存器；而串行输入则是通过一条信号线 ______ 将n位二进制代码存入寄存器。
2. 在或非门基本RS触发器中，当输入信号R、S同时有效，即R=S= ______ 时，触发器的2个输出端同时为逻辑 ______ 。
3. 一位二-十进制计数器具有 ______ 状态，至少需要 ______ 触发器。
4. 按计数值的增减，计数器分为 ______ 、 ______ 和 ______ 。
5. 单稳态触发器主要用于 ______ 、 ______ 。
三、判断改错题（5分，共 5 题，每小题 1 分）1. 指出下列各种类型的触发器中哪些能组成移位寄存器，哪些不能组成移位寄存器。
（1）基本RS触发器；（2）同步RS触发器；（3）维持阻塞D触发器；（4）利用传输延迟时间的边沿触发器。
2. 施密特触发器电路具有两个稳态，而多谐振荡器电路没有稳态。
3. 构成一个五进制计数器最少需要5个触发器。
4. 移位寄存器不能存放数码，只能对数据进行移位操作。
5. 用集成计数器的异步复位端组成的N进制计数器将出现过渡状态，而用同步置数端组成的N进制计数器没有过渡状态。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
F = AB + AB
“线与”功能
集成电路（IC）
TTL系列 CMOS系列
扇出系数
对数字IC的理解重点在于它们的输出与输入之间的逻辑关系和外部电气特性。
可编程逻辑器件
实验
1、集成电路TTL和CMOS器件的逻辑功能和性能参数测试。
根据2.4节的原理，分别测试下列TTL器件和CMOS器件的功能和性 能参数。 （1）．测试74LS08（二输入端四与门）的逻辑功能 （2）．测试74LS32（二输入端四或门）的逻辑功能 （3）．测试74LS04（六反相器）的逻辑功能 （4）．测试74LS00（二输入端四与非门）的逻辑功能 （5）．测试74LS86（二输入端四异或门）的逻辑功能 （6）．测试CD4002（四输入端二或非门）的逻辑功能 （7）．测试CD4011（二输入端四与非门）的逻辑功能
+5V R
TTL
CMOS
图2-36 TTL驱动门与CMOS负载门的连接
2.4.5 CMOS与TTL逻辑器件的封装
图2-37 74LS00引脚配置及DIP封装外形图
本章小结
逻辑门 高电平
逻辑运算
与、或、非运算 逻辑符号、逻辑表达式和真值表
复合逻辑运算
与非运算、或非运算、异或及同或运算
与非门
异或门 F = AB + AB 同或（异或非）门
TTL门电路
74（民用）系列 54（军用）系列
子系列 子系列
74：标准TTL（Standard TTL）。 74L：低功耗TTL（Low-power TTL）。 74S：肖特基TTL（Schottky TTL）。 74AS：先进肖特基TTL（Advanced Schottky TTL）。 74LS：低功耗肖特基TTL（Low-power Schottky TTL）。 74ALS：先进低功耗肖特基TTL（Advanced Low-power Schottky TTL）
2.3.2 集电极开路逻辑门
1.实现线与功能
逻辑表达式 : F = F1 ⋅ F2 = AB ⋅ CD
+5V
A B
RP
F1
F
C
F2
D
图2-22 OC与非门构成的线与逻辑电路
+5V
A
1KΩ
B
C
Y
D
E F
G H
图2-23 四OC门
四个OC门线与的输出表达式： Y = A·B·C·D·E·F·G·H
2.3.2 集电极开路逻辑门
标准TTL电路则有： 定义为逻辑0的低电平输入电压范围VIL ：0~0.8V。 定义为逻辑1的高电平输入电压范围VIH ：2~5V。 定义为逻辑0的低电平输出电压范围VOL ：不大于0.3V。 定义为逻辑1的高电平输出电压范围VOH ：不小于2.4V 。
5V CMOS电路： 定义为逻辑0的低电平输入电压范围VIL ：0~ 0.5V。 定义为逻辑1的高电平输入电压范围VIH ：2.5~5V。 定义为逻辑0的低电平输出电压范围VOL ：不大于0.1V。 定义为逻辑1的高电平输出电压范围VOH ：不小于4.4V。
STP2
Y
A
STN1
驱动管串联
B
（串联开关）
STN2
图2-31 CMOS与非门
2.4.1 逻辑门及其基本结构与工作原理
3.CMOS与非门工作原理
(a)输入均为高电平
(b)输入中有一个高电平 (c)输入均为低电平
图2-32 CMOS与非门的开关模型
2.4.2 TTL集成电路逻辑门及同类CMOS器件系列
2. 逻辑器件的输入/输出逻辑电平
图2-33 标准TTL门的输入/输出逻辑电平
3．逻辑信号传输延迟时间
t pd
=
1 2
(tPHL
+ tPLH )
图2-34 tPHL和tPLH的定义
4. 集成逻辑电路的扇入和扇出系数
输出高电平
Low Low
驱动门
IOH
＋ VOH －
负载门 IIH
＋
VIH －
输出低电平
数据
输出端
EN
A
0
x
B
Y
x
高阻态Z
1
Y = A×B
2.3.1 三态门
数据总线
A1
B1
EN1
A
G1 B
A2 B2 EN2
An Bn ENn
EN G2
图2-18 三态门用于总线传输
图2-19 用三态门实现数据双向传输
2.3.2 集电极开路逻辑门
A F
B
图2-20 OC与非门的开关级描述
图2-21 OC与非门的逻辑符号
图2-3 3输入和8输入与门
图2-4 3输入或门和8输入或门
2.1.2 基本逻辑代数与逻辑符号
A
Y
(b)2输入与门
A B Y
(c) 输出波形
图2-5 2输入与门及其输入和 输出波形
2.1.2 基本逻辑代数与逻辑符号
A B
(a)输入波形
A
A
YB
B
Y
(b)2输入与门
(c) 输出波形
PD
= VCC ( ICCH
+ 2
ICCL
)
2.4.4 TTL与CMOS集成电路的传统接口技术
表2-15 TTL门与CMOS门的连接条件
驱动门
VOH (min)
＞
VOL (max)
＜
IOH
＞
IOL
＞
负载门 VIH (min) VIL (max)
IIH IIL
2.4.4 TTL与CMOS集成电路的传统接口技术
或运算 非运算
A+0=A A= A A + 1 = 1 A+ A=1 A + A = A A⋅ A = 0
2.1.2 基本逻辑代数与逻辑符号
与A B A
或 B
非A
&Y
≥1
Y 1Y
与A B
Y
或
A B
Y
非A
Y
（a）矩形轮廓图形符号
(b)特定外型的图形符号
图2-2 与、或、非的图形符号
2.1.2 基本逻辑代数与逻辑符号
亮
闭合 闭合
亮
表2-3 非逻辑功能表
开关A
灯Y
断开
亮
闭合
灭
2.1.2 基本逻辑代数与逻辑符号
运算符号 “· ” “+” 非运算符号
“ˉ”
与运算 0·0 = 0 0·1 = 0 1·0 = 0 1·1 = 1
或运算 0+0=0 0+1=1 1+0=1 1+1=1
非运算 0 =1 1= 0
与运算 A·0 = 0 A·1 = A A·A = A
首先考虑低电平状态。在低电平状态下得到能被驱动的输入个数：
低电平扇出系数= IOL（max） = 8mA = 80 IIL（max） 0.1mA
高电平扇出系数= IOH（max） = 400μA = 20 IIH（max） 20μA
2.4.3 集成电路门的性能参数
5. 集成逻辑门器件的功耗
功耗 PD = VCC ⋅ ICC
2.2.2 或非门
表2-8 “或非”门真值表
A
B
Y = A+B
0
0
1
0
1
0
1
0
0
1
1
0
A
A
A
YB
B
B
Y
(a) 输入波形
(b) 或非门
(c)输出波形
图2-11 或非门的输入输出波形
2.2.3 异或门
A
B
Y
图2-12 二输入异或门的逻辑符号
相应的逻辑表达式为：
Y = A ⊕ B = A ⋅ B + B ⋅ A 或表示为 Y = A ⊕ B = AB + B A
2.2.4 同或门
表2-10 二变量“同或”门真值表
A
B
Y=A⊙B
0
0
1
0
1
0
1
0
0
1
1
1
A
A
A
YB
B
B
Y
(a) 输入波形
(b) 同或门 图2-15 同或门的输入输出波形
(c)输出波形
2.3 其他辅助门电路
2.3.1 三态门
EN
EN
A
Y
A
Y
(a) 高电平使能
(b)低电平使能
图2-16 三态门
逻辑功能可表达为： 当EN = 1时（EN输入为高电平 时），Y = A，即Y直接输出来自 A的信号；而当EN = 0时，Y呈 高阻态，即等同于断开状态，可表 述为：Y = Z 。
2.2.1 与非门
表2-7 “与非”门真值表
A
B
Y = A⋅B
0
0
1
0
1
1
1
0
1
1
1
0
A B
(a) 输入波形
A
A
YB
B
Y
(b) 与非门
(c)输出波形
图2-9 2输入与非门的输入/输出波形
2.2.2 或非门
(a) 或门和非门组合
A
Y
B
(b) 或非门
图2-10 或非门的逻辑符号
输出与输入之间的逻辑关系可表达式为： Y = A + B
2.2.3 异或门
表2-9 二输入“异或”门真值表
A
B
Y = A⊕ B
0
0
0
0
1