DDR3内存的PCB仿真与设计
经典DDR3PCB设计指导
经典DDR3PCB设计指导DDR3 PCB（Printed Circuit Board）设计是一项关键性任务，它直接影响到DDR3内存模块性能和稳定性。
下面是一些经典的DDR3 PCB设计指导。
1.布局设计首先，要确保PCB布局以尽量减小信号传输长度和最小化信号路径的交叉。
为此，可以采用层叠设计，将电源和地线平面放在内层，并尽量将数据和时钟线路与其他信号线路分开。
同时，还要保持清晰的电源和地线分布，以减少电磁干扰。
2.阻抗匹配DDR3接口要求较低的阻抗匹配，一般为50欧姆。
因此，在设计DDR3PCB时，需要使用特殊的阻抗控制技术，包括差分阻抗控制和单端阻抗控制。
通过正确选择PCB板材和线宽/线间距来控制阻抗，确保数据线和时钟线的阻抗匹配。
3.时钟信号时钟信号对DDR3接口的性能和稳定性至关重要。
在PCB设计中，时钟信号应该尽量与其他信号线隔离，并保持尽可能短的信号路径。
此外，要确保时钟信号的最大和最小延迟在规格范围内，并且要避免信号树中出现反向或环形延迟。
4.功耗分析和管理DDR3内存模块在运行时会产生较大的功耗，因此在PCB设计中需要进行功耗分析和管理。
这包括考虑供电线路的宽度和连接方式，设计足够的电源滤波电容，并确保电源线路的稳定性和低噪声。
5.地线规划合理的地线规划对于DDR3PCB设计至关重要。
正确规划地线可以减少信号的噪声干扰和串扰。
建议使用实特性阻抗为0的地线平面，以减少反跳和电磁干扰。
6.差分信号DDR3接口主要使用差分信号传输，如数据线和时钟线。
在PCB设计时，差分信号应该尽可能保持信号的匹配性，并采取差分对的布线方式，减少差分信号之间的串扰。
以上是经典的DDR3PCB设计指导，注意这只是指导性的建议，具体设计仍应根据具体的应用场景和产品要求进行调整。
此外，使用专业的PCB 设计软件进行仿真和分析也是十分重要的，以确保DDR3PCB设计的性能和稳定性。
DDR3内存的PCB仿真与设计
DDR3内存的PCB仿真与设计
一、DDR3内存的PCB仿真
PCB（Printed Circuit Board，印制电路板）的设计是DDR3内存中非常重要的一步。
在进行实际制作之前，通过仿真来验证设计的正确性，可以帮助找出潜在的问题并进行优化。
1.电源噪声仿真
2.信号完整性仿真
3.时钟分布仿真
4.排布规则仿真
二、DDR3内存的PCB设计
在进行DDR3内存的PCB设计时，需要考虑以下几个方面。
1.布局设计
2.分层设计
3.时钟优化
4.信号完整性优化
5.地平面设计
良好的地平面设计可以提供稳定的地连接，减小噪声干扰。
需要合理规划地平面的宽度和连接方式，并与信号平面分层设计相结合。
总之，DDR3内存的PCB仿真和设计是提高DDR3内存性能和稳定性的重要手段。
通过仿真和设计的过程，可以找出潜在的问题并进行优化，提
高DDR3内存的性能和可靠性。
对DDR3内存的PCB设计要仔细考虑布局、分层、时钟优化、信号完整性优化和地平面设计等方面，以确保DDR3内存的正常运行。
基于DDR3的PCB设计及仿真
： ｌ 并且数据传输 率一再被提升 在这种 情况下 ， 对Ｐ Ｃ Ｂ设 计都提 出了更高的要 求， 同时也增加 了 １ ） （ Ｉ ｊ 设计需要 考虑 的参数 随
Ｚ 之 出现 的 存 储 器 的仿 真技 术 ， 通 过 对 影 响 信 号 质 量 的 关键 因素 的 分 析 ， 实 现 对 信 号 完 整性 的 仿 真 分 析 ， 从而 节省 了 Ｐ ＣＢ设 计
２仿 真 分 析
ｉ ｆ ； ， Ｊ ｆ Ｅ！ ， ｝ Ｊ ｌ Ｙ ， Ｈ ｂ ｒ ４ 欠 ｒ ｝ ‘ （ － ｉ ｌ ｌ ［ ｔ ｌ ｎ ｌ — Ｓ Ｉ ， ｍ・ ｆ ｌ ｆ ／ 『 ｏ ． ， ＿ 弛 嚣 Ｔ ｅ ｋ １ ） Ｓ Ａ ７ ３ ３ （ ） ４ １ ） ． １ ） Ｉ ） Ｒ 敬 州 尘 、 Ｉ １ ） ６ ０ Ｍ － ￣ － ） ｃ ，
１引言
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基 于 ＤＤＲ３的 Ｐ Ｃ Ｂ 设 计 及 仿 真
牛 宾， 史黎 黎 （ 中华通 信 系统有 限责任公 司 河北 分公 司 ， 河北 石 家庄 ｌ ｌ ５ … Ｉ ）
Ｈ
【 摘 要］ 随￣ － － Ｈ － 算机技 术的快速 发展 ， 高速 存储 器技 术 已得到 广泛 应用 ， 目前 市场 上主流 应用的 内存 为 １ ） １ ） １ ３存储 器，
时 间 及 开 发 成本
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【 关键 词】 Ｉ ） Ｉ ） Ｒ３ ； 仿真； Ｐ ＣＢ ； 高 速 传输
ａ
最新DDR3-硬件设计和-Layout-设计整理
DDR3硬件设计和Layout设计译自飞思卡尔官方文档Hardware and Layout DesignConsiderations for DDR3 SDRAMMemory InterfacesDocument revision historyDate Revision Changes 2015-03-29 1.0 第一次撰稿目录1 设计检查表 (3)2 终端匹配电阻功耗计算 (8)3 VREF (8)4 VTT电压轨 (8)5 DDR布线 (9)5.1 数据线— MDQ[0:63], MDQS[0:8], MDM[0:8], MECC[0:7] (9)5.2 Layout建议 (10)6 仿真 (12)7 扩展阅读 (13)8 历史版本 (13)9 声明 (13)这是一篇关于DDR3 SDRAM IP core的设计向导，出自飞思卡尔，为了实现PCB的灵活设计，我们可以采用合适的拓扑结构简化设计时的板级关联性。
飞思卡尔强烈推荐系统/板级工程师在PCB制板前进行设计验证，包括信号完整性、时序等等。
1 设计检查表如表1，罗列了DDR设计检查清单，推荐逐一检查，并在最右侧作出决策。
表1 DDR3检查清单序号描述是/否仿真1 是否最优化了①终端匹配电阻值、②信号线拓扑、③走线长度等？这些项目最好通过仿真进行优化！假如在DDR和控制器间应用了ODT（on-die termination）技术，那么在数据总线上就不需要额外的终端匹配电阻了。
DDR分组要求如下：■数据组：MDQS(8:0)，(8:0)，MDM(8:0)，MDQ(63:0)，MECC(7:0)■地址/命令组：MBA(2:0)，MA(15:0)，，，■控制组：(3:0)，MCKE(3:0)，MODT(3:0)■时钟组：MCK(5:0)，(5:0)数据组走线共计72位（64bit + 8bit ECC<ECC是Error Checking and Correcting的简写，即是错误检查和纠正，这种技术多用在服务器中>）。
DDR3-硬件设计和-Layout-设计
冲和下冲等）。
终端匹配方案
设计者应该采用主流的终端匹配方案，像商业电脑主板那样的设计，ODT 终端匹配被应用在
数据总线上，地址/命令和控制线也应通过电阻连接到 VTT。当然，其它的终端匹配也是有
效的，但最好通过仿真来验证，确保信号质量满足要求。
3
终端匹配电阻的选择，其功耗是否满足芯片制造商的要求。
功耗计算 Power = x RT
4
假如数据线组增加了外部终端匹配电阻，请查看数据线组是否与其他 DDR3
信号组远离/隔离。
注：因为在 DDR3 数据组中通常优先选用内部 ODT 终端匹配，额外电阻是不
需要的。当然，假如不用 ODT 电阻，那么就需要增设外部电阻器了。
5
请查看 VTT 电阻 RT 布局是否正确，RT 终端电阻应该直接连接到 DDR 总线末端
4 / 13
序号
27
28 29 30
描述
该在同一层布线，并且保证过孔数量的一致性。
注：一些 DDR 芯片数据线接口是 32 位的。
通道 0：MDQ(7:0)，MDM(0)，MDQS(0)，
(0)
通道 1：MDQ(15:8)，MDM(1)，MDQS(1)，
(1)
通道 2：MDQ(23:16)，MDM(2)，MDQS(2)，
VREF 是否合理去耦，源端和终端都应布置一个 0.1uF 电容。
VREF 参考源是否会随 VDDQ、温度、噪声变化，这个变化是否满足 JEDEC 要求。
VREF 电流是否满足系统（DDR 和处理器）需求。
如果采用电阻分压网络产生 VREF，那么请保证电阻阻值和至少 1%的精度。
Routing
建议 DDR3 布线顺序如下：
HyperLynx DDR3及USB信号完整性仿真
选择所有U10可选的参数
18
三、 DDR3 DQ信号的仿真 Ⅶ、回到 3步骤，U10 Select->Model Selector，配置U10参数（
800/1066Mbps，U10 OUTPUT有7种选择。比较7个眼图，在U10 OUTPUT 34/40/48 Ohm时，眼图质量比较好。 考虑到DQ选择的是40 Ohm，所以 CLK也只能选择40Ohm。
即：U2/4 选800/1066Mbps ，U10 选40 Ohm
(U2 CLKIN mode = CLKIN_1066 U10 ddr mode = ddr3_sel11_ds110_mio)
31
六、DDR 信号的批量仿真 在上面的单线仿真的基础上，我们可以评估整个PCB DDR信号的SI特
性。在HyperLynx主界面下，选择Simulate SI->Run DDRx Batch Simulation进行DDR SI的整体特性。
1、Introduction 2、Initialization配置DDR电平和速率（ DDR3/Unbuffered/1066MT/s/1.5V） 3、 Controller选择U10，再选择右边箭头，显示Memory controller U10 4、DRAMs Slots/0,Ranks per Slot/1,此时DRAMs菜单显示如下，菜单 左侧箭头变亮。
此处选中
27
四、 DDR3 CLK信号的仿真 4、滚动鼠标滚轴放大图形，选中一个端点，为U10选择OUTPUT，为
U2/4选择INPUT。然后选择Edit->Auto Place->Force Left-To-Right，可以自 动将线路由左向右排线，便于阅读
毕业设计---DDR的PCB设计
目录DDR的PCB设计 (I)The PCB design of DDR.............................................. I I 第1章绪论.. (1)1.1 DDR的叙述 (1)1.2 DDR-DDR与SDRAM的区别 (1)1.3 DDR存储器电气特性验证 (4)第2章噪声来源及分析 (8)2.1 反射噪声分析和端接技术 (8)2.1.1 反射形成原因 (8)2.1.2 主抗匹配与端接方案 (9)2.1.3 端接方案的仿真结果 (12)2.2串扰噪声分析 (13)2.2.1 高速PCB板上的串扰分析模型 (13)2.2.2 高速PCB板上的串扰仿真结果 (13)2.2.3 减少高速PCB板上的串扰噪声的措施 (14)第3章完整性分析 (16)3.1电源完整性 (16)3.2 时序分析 (17)3.2.1公共时钟同步的时序分析 (17)3.2.2 源同步的时序分析 (22)3.3 案例 (24)第4章布局与布线 (29)4.1 PCB的叠层（stackup）和阻抗 (29)4.2 互联通路拓扑 (30)4.3 SDRAM的布局布线 (32)4.4 DDR的布局布线 (33)4.4.1 布局时应注意 (35)4.4.2布线时应注意 (35)4.4.3 布线要点 (37)4.6 供电 (38)结束语 (40)参考文献 (41)致谢 (42)附录数据线同组同层 (43)DDR的PCB设计摘要：随着微电子技术和计算机技术的不断发展，DDR双通道同步动态随机存储器在通信系统中的应用越来越显得重要，而随着电子产品的集成化，对DDR在PCB中的设计要求也越来越高。
为了更好的能理解DDR，本文还与SDRAM一并做了介绍与设计。
本设计为基于DDR双通道同步动态随机存储器的PCB设计。
本文主要介绍了在对DDR的PCB设计时，所面临的信号完整性。
详尽的阐述了影响信号完整性的反射、串扰和信号完整性中的时序分析的相关理论并提出了减小反射和串扰得有效措施。
ddr3 电路设计
ddr3 电路设计
DDR3是一种双数据速率（Double Data Rate）的SDRAM（同步
动态随机存取存储器），它具有高速、高密度和低功耗的特点。
在
进行DDR3电路设计时，需要考虑以下几个方面：
1. 时序设计，DDR3内部时序非常严格，需要精确的时钟控制
和信号同步。
在电路设计中，需要确保时钟信号的准确性和稳定性，同时要考虑数据和控制信号的延迟和对齐。
2. 信号完整性，DDR3的高速传输需要考虑信号完整性，包括
信号的传输线路设计、阻抗匹配、信号串扰和噪声抑制等方面。
在
电路设计中需要合理布局PCB，减小信号传输路径的长度，采用差
分信号传输等方法来提高信号完整性。
3. 电源和接地设计，DDR3需要提供稳定的电源和接地，以确
保芯片的正常工作。
在电路设计中需要考虑电源线和接地线的布局
和连接方式，减小电源噪声和提高电源供电的稳定性。
4. 自校准和时序校准，DDR3内部具有自校准和时序校准的功能，可以校正时钟和数据信号的偏移和延迟。
在电路设计中需要考
虑这些校准功能的实现和控制。
5. 热管理，DDR3在高速运行时会产生较多的热量，需要考虑散热设计，包括散热片的设计和散热风扇等。
总之，DDR3电路设计需要全面考虑时序、信号完整性、电源和接地、自校准和时序校准、热管理等多个方面，以确保DDR3芯片的正常工作和高速稳定传输。
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本文主要使用时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计。
1概述当今计算机系统DDR3存储器技术已得到广泛应用，数据传输率一再被提升，现已高达1866Mbps。
在这种高速总线条件下，要保证数据传输质量的可靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战。
本文主要使用了Cadence公司的时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计，提升信号质量使其可靠性和安全性大大提高。
2DDR3介绍DDR3内存与DDR2内存相似包含控制器和存储器2 个部分，都采用源同步时序，即选通信号（时钟）不是独立的时钟源发送，而是由驱动芯片发送。
它比DR2有更高的数据传输率，最高可达1866Mbps；DDR3还采用8 位预取技术，明显提高了存储带宽；其工作电压为1.5V ，保证相同频率下功耗更低。
DDR3接口设计实现比较困难，它采取了特有的Fly-by 拓扑结构，用“ Write leveling ”技术来控制器件内部偏移时序等有效措施。
虽然在保证设计实现和信号的完整性起到一定作用，但要实现高频率高带宽的存储系统还不全面，需要进行仿真分析才能保证设计实现和信号质量的完整性。
3仿真分析对DDR3进行仿真分析是以结合项目进行具体说明：选用PowerPC6 4 位双核CPU 模块，该模块采用Micron 公司的MT41J256M16H—A125IT 为存储器。
Freescale 公司P5020 为处理器进行分析，模块配置内存总线数据传输率为1333MT/s，仿真频率为666MHz。
3.1仿真前准备在分析前需根据DDR3的阻抗与印制板厂商沟通确认其PCB的叠层结构。
在高速传输中确保传输线性能良好的关键是特性阻抗连续，确定高速PCB信号线的阻抗控制在一定的范围内，使印制板成为“可控阻抗板” ，这是仿真分析的基础。
DDR3 总线单线阻抗为50Ω，差分线阻抗为100Ω。
设置分析网络终端的电压值；对分析的器件包括无源器件分配模型；确定器件类属性；确保器件引脚属性（输入＼输出、电源＼地等）,,3.2电路前仿真分析前仿真分析的内容主要是在PCB设计之前对电路设计的优化包括降低信号反射、过冲，确定匹配电阻的大小、走线阻抗等，通过对无源器件的各种配置分析选取出最适合的参数配置。
图1 ：时钟线的拓扑结构(1)DDR3总线的差分时钟分析众所周知，在差分传输中，所有信息都是由差模信号来传送的，而共模信号会辐射能量并能显著增加EMI，因此保证差分信号的质量十分重要，应使共模信号的产生降到最低。
在对差分时钟分析时不仅要关注其本身的信号质量，由于其它信号都是以差分时钟的来采样数据，因此还需关注其单调性、过冲值等。
本例中差分时钟的fly —by 拓扑结构与地址总线一样为串联方式，如图l 对处理器P5020驱动4 个DDR3内存芯片的时钟拓扑结构，在终端进行简单的电阻匹配，在PCB板上差分走线后，进行反射分析发现接收端反射波形上下过冲较大。
在处理器输出端选用正确的下拉匹配电阻，虽电压幅值略有减少，但上下过冲明显减少消除了反射干扰，即减少了差分线的共模分量。
对比分析结果如图2。
图2 ：接收端DDR3的反射波形(2) 验证驱动能力和ODT选项DDR3内存总线数据信号的驱动能力分为FULL和HALF两种模式，内部终端电阻(ODT)选择也有0Ω、20Ω、30Ω、40Ω、60Ω、120Ω选项，它们分别对应不同的模型用于控制信号反射的影响。
为提高信号质量、降低功耗，可通过分析不同模式选取正确的参数模型。
取数据总线对不同的ODT选项进行分析。
图3 是在不同ODT设置进行分析数据信号形成的眼图波形，从图中可以看出：ODT阻抗越高，在相同驱动激励和走线等情况下转换率越高，幅度越大；在选择ODT=6Ω0 ，其接收波形平缓信号质量最好，无明显抖动和过冲，抖动最小。
图3 ：数据信号眼图波形通常串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰。
它生成前向串扰与后向串扰，其对信号波形主要影响在幅度和边沿上面。
从DDR3数据总线提取3 根相邻线，中间一根为被攻击网络，周围2 根为攻击网络，采用3线模型进行分析，如下图4 走线排列，其受害线为中间走线保持低电平，两边的为攻击线，采用128位伪随机码，根据走线的不同线宽和线间距对其进行串扰分析，看其分析结果如下表1。
图4 ：走线剖面图表1 串扰分析结果从表1 可看出间距越大串扰影响越小，这里我们遵循的3W原则即走线边沿间距S是线宽W的3 倍将大大减少串扰的影响。
但间距增大将牺牲布线空间，因此需综合考虑使在有限的空间中布线最优化。
3.3时序分析DDR3是并行总线，其时序属源同步系统，在满足信号质量的前提下，也必须满足时序要求。
对于源同步时钟，驱动芯片的数据和时钟信号由内部电路提供即数据和时钟并行传输。
DDR3对不同的时序关系采用分组设计，其时序关系如表2表2 时序分组关系源同步时序计算公式：Tsetup_margin=Tvb —Tsetup —TskewThold_margin=Tva —Thold —Tskew公式中：Tsetup margin ＼Thold_margin ：建立时间余量＼保持时间余量Tvb＼Tva：驱动端的建立时间和保持时间，Tsetup ＼Thold 接收端的建立时间和保持时间Tskew：指数据、地址信号参考时钟引起的偏移。
其中Tvb＼Tva，Tsetup＼Th01d参数值都是能从器件手册中获取，关键是数据与选通信号飞行时间的时序偏移(skew) ，包含驱动端输出的偏移和在PCB板上的走线长度的偏移，需通过时序仿真非理想随机码进行分析计算得出。
以DDR3数据读写操作为例，根据下表芯片资料中的时序参数进行静态时序裕量的计算，获得PCB设计的时序控制规则。
表3 仿真所需要的时序参数(数据率：1333MHz)控制器：写操作：Tsetup_margin=0.25 —0.03=0.22nsThold_margin=0.25-0.065=0.185ns读操作：Tsetup_margin = Thold_margin=(0.38*1.5-0.125)/2 - 0.125=97.5ps上述计算值是理论上的时序余量，其实源同步时序除本身芯片自身固有特性所带来的延时外还受其他因素的影响，都属于偏移范围，主要包括：(1)高速总线造成的信号完整性问题如串扰、同步开关噪声、码间干扰(ISI) 等影响，需通过信号仿真分析来估算。
(2)高速总线互连所产生的时序偏斜：主要是信号总线互连链路中的布线误差，整个链路含器件封装内部走线、pcb 板上走线和走线过孔等产生的时序偏差，可通过等长布线来控制其时序偏斜。
对8 位数据总线DQ进行分析，选取一根数据线为受害线，其余数据线为反向伪随机码，条件设为最快驱动，在此最坏情况进行综合仿真，查看其受扰线的波形情况。
比较图5、图6 后可看出此数据线受到各方面的因素综合影响，使波形眼图中的眼高和眼宽都相应减小，导致数据总线时序裕量大大减少。
上述时序裕量需减去此值再考虑其他噪声因素，结合经验留些时序余量后，就可把时序余量转换成PCB 设计时的布线长度约束(约6in ／ns)。
图5：DO数据总线理想波形图6：DQ数据总线最坏情况下的实际波形4PCB 设计4.1设计规则约束(1) 等长约束采用分组等长方式，分组如下：数据线与DQS、DM信号组：64位数据线按8 位一组，每组分别对应其各自的DQS 和DM信号；由于数据时序余量最小，组内严格控制延时，以对应的DQS为基准，等长精度在± 10mil 。
地址线、控制线、时钟线组：需等长控制，地址线与控制线各分支的误差±20mil ，它们与时钟线误差在± 100mil ，差分时钟线之间± 5rail 。
(2) 间距约束DDR3同组线间的间距保持在2 倍线宽；不同组类线的间距保持在3 倍线宽；DDR3 线与其他jBDDR3线之间的间距应大于50mil ，用于串扰控制。
(3)线宽约束根据传输线阻抗要求和印制板叠层结构计算走线线宽，设置走线线宽规则，保证阻抗的一致性。
4.2布线技巧同组内总线尽量同层走线，时钟线与地层相邻；尽量少用过孔，如用需组内过孔数相同，保证其一致性；相邻信号走线需交叉，避免长距离的重叠走线，如相邻层间距足够大，可适当降低要求；走线避免采用直角应用45。
斜线或圆弧角走线；尽量采用3W原则走线；与电源层相邻的信号层中的高速走线应避免跨电源＼地平面；电源层比地层内缩20H（H：电源层与地层的介质厚度）；不允许有孤立铜的存在。
5PCB 板后仿验证DDR3的PCB设计结束后进行后仿分析，用以对前面的仿真分析进行验证。
PCB 板后仿主要是对DDR3信号质量和时序关系进行分析。
5.1 DDR3 的差分时钟验证DDR3差分时钟在PCB布线后对其后仿真分析，抽取一对实际时钟走线对所走链路进行分析其波形如下图7：其单调性和上下过冲都满足要求。
图7 ：差分时钟PCB走线波形图8 数据总线写时序5.2D DR3 的时序验证对于布线后的时序验证也是十分重要的环节。
在确定好同步信号组及对应的选通信号后利用Cadence软件的BUSs etup 功能进行综合分析，位数据总线及相应的DQS信号，设定时钟频率666MHz，设定相应ibis 模型，加入随机码流，最终进行分析后可通过测量得到时序参数可计算时序裕量，验证PCB布线是否满足相关的时序关系。
分析结果见图8。
图8 ：数据总线写时序从上图8 可测量出数据总线的建立时间和保持时间，根据DDR3数据相应时序进行静态时序计算，再综合考虑其余因素对时序的影响来估算包括其PCB走线长度引起的偏移等，满足其DDR3接收端的建立时间和保持时间的时序正确性，其它时序关系类似可通过此验证。
6结束语通过上述Power PC模块的DDR3内存设计分析，了解高速信号反射、串扰、时序等因素对其设计的影响，其仿真分析成为增强计算机系统设计可靠性和稳定性的必要手段，为设计高速数字电路保驾护航。