武汉铁路职业学院电子电器工程系试卷-VHDL语言与程序设计(通信0812)三妹试卷BB
2023年武汉工程大学研究生考试自命题真题 816C语言与程序设计基础
武汉工程大学2023 年全国硕士研究生招生考试考试科目代码及名称：816 C 语言与程序设计基础一、单项选择题（本大题共 15 小题，每小题 3 分，共 45 分）1.下面语句中正确的表达式有 ( ) 条。
（1）cout >> 3 + 4;（2）COUT << 3 * 4;（3）cout << 3 / 4;（4）cout < < 3 - 4;A． 3 B． 2 C． 1 D． 02. 能用来判断变量z“在2018 到2022 之间（含2018 和2022）”的表达式是 ( )。
（1）( x <= 2022 & x >= 2018 )（2）( x >= 2018 ) && ( x <= 2022)（3）( 2018 <= x) && ( x <= 2022)（4）( 2018 <= x <= 2022)A.只有（2）正确B.只有（2）、（3）正确C．只有（2）、（3）、（4）正确 D．均正确3.以下程序片段共输出( )个"WIT"。
for (int i=0; i<3; i++)for(int j=1; j<=6; j++){cout <<"WIT"<<endl;if (j%2==0)break;}A． 9 B． 6 C． 2 D． 34.下面数组定义/初始化的写法，不正确的是( )。
A．int a[10] = {1, 2, 3, 4, 5, 6, 7, 8, 9, 10};B．int a[10];C．int a[] = {0};D．int a[];5.以下选项中均满足C语言标识符命名规则的是( )。
A.PI _mainB. float HK C． 3cal _4NT D．that_is bad-person6.设有定义语句i nt a[3][3];和函数调用语句s ort(a,3); 则正确的函数声明语句是( )。
2022年武汉电力职业技术学院公共课《C语言》科目期末试卷B(有答案)
2022年武汉电力职业技术学院公共课《C语言》科目期末试卷B(有答案）一、填空题1、结构化程序由________、________ 、________ 3种基本结构组成。
2、函数swap（arr，n）可对arr数组从第1个元素到第n个元素分别进行两两元素交换。
在运行调用函数中的如下语句后，a[o]和a[1]的值分别为_______，原因是_______。
a[0]=1；a[1]=2；swap（a，2）；3、下面程序段是找出整数的所有因子。
请填空。
scanf（"%d"，&x）；i=1；for（；_______；）{if（x%i==0）printf（"%3d"，i）；i++；}4、请读程序段：int x=1；printf（"%d\n"，~x）；上面程序段的输出结果是_______。
5、设x是一个整数（16bit），若要通过xly使x低8位置1，高8位不变，则y的八进制数是_______。
6、若a是int型变量，且a的初值为6，则执行表达式a+=a-=a*a后a的值为_______7、设有以下定义和语句，请在printf语句的_______中填上能够正确输出的变量及相应的格式说明。
union{int n；doublex；}num；num.n=10；num.x=10.5；printf（"_______"，_______）；8、若有定义floata[3][5]；则a数组所含数组元素个数是_______，a数组所占的字节数是_______。
9、设有宏定义如下：#define MIN（x，y）（x）>（y）？（x）：（y）#define T（x，y，r）x*r*y/4则执行以下语句后，s1的值为_______，s2的值为_______。
int a=1，b=3，c=5，s1，s2；s1=MIN（a=b，b-a）；s2=T（a++，a*++b，a+b+c）；10、以下程序段通过指针变量q，但不移动q，将如图所示连续动态存储单元的值，从第一个元素起依次输出到终端屏幕。
VB程序设计模拟试卷3套
6.1 笔试模拟卷6.1.1 笔试模拟试卷一一、选择题（每小题2分，共70分）1.在下列选项中，哪个不是一个算法一般应该具有的基本特征______。
A. 确定性B. 可行性C. 无穷性D. 拥有足够的情报2.在单链表中，增加头结点的目的是______。
A.方便运算的实现B.使单链表至少有一个结点C.标识表结点中首结点的位置D.说明单链表是线性表的链式存储实现3. 下列关于队列的叙述中正确的是______。
A. 在队列中只能插入数据B. 在队列中只能删除数据C. 队列是先进先出的线性表D. 队列是先进后出的线性表4. 对长度为N的线性表进行顺序查找，在最坏情况下所需要的比较次数为______。
A. N+1B. NC. (N+1)/2D. N/25. 信息隐蔽的概念与下述哪一种概念直接相关______。
A. 软件结构定义B. 模块独立性C. 模块类型划分D. 模拟耦合度6.面向对象的设计方法与传统的的面向过程的方法有本质不同，它的基本原理是______。
A. 模拟现实世界中不同事物之间的联系B. 强调模拟现实世界中的算法而不强调概念C. 使用现实世界的概念抽象地思考问题从而自然地解决问题D. 鼓励开发者在软件开发的绝大部分中都用实际领域的概念去思考7. 在结构化方法中，软件功能分解属于下列软件开发中的阶段是______。
A. 详细设计B. 需求分析C. 总体设计D. 编程调试8. 软件调试的目的是______。
A. 发现错误B. 改正错误C. 改善软件的性能D. 挖掘软件的潜能9. 按条件f对关系R进行选择，其关系代数表达式为______。
A. R|X|RB. R|X|RC. бf(R)D. ∏f(R)10. 数据库概念设计的过程中，视图设计一般有三种设计次序，以下各项中不对的是______。
A. 自顶向下B. 由底向上C. 由内向外D. 由整体到局部11.在VB中可以作为容器的是：______。
A.Form、TextBox、PictureBoxB.Form、PictureBox、FrameC.Form、TextBoX、LabelD.PictureBox、TextBox、ListBox12.VB中除窗体能显示图片外，下面列控件中可以显示图片的控件有:__ __。
vhdl模拟试卷5
一、单项选择题：（每题2分，共18分）1、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__ __。
A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；在Altera公司生产的器件中，MAX7000系列属FPGA结构；D.FPGA的基本结构是由逻辑阵列宏单元和I/O控制模块组成。
2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
A.器件外部特性；B. 器件的综合约束；C. 器件外部特性与内部功能； D. 器件的内部功能。
3．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
4．下列标识符中，__________是不合法的标识符。
A. State0B. 9moonC. Not_Ack_0D. signall5．关于VHDL中的数字，请找出以下数字中最大的一个：__________。
A.2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E16．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
A.器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。
7．CPLD的可编程是主要基于结构。
A .查找表（LUT）； B. ROM可编程； C. PAL可编程； D. 与或阵列可编程；8．在VHDL语言中，下列对时钟边沿检测描述中，错误的是_______。
2022年湖北铁道运输职业学院公共课《C语言》科目期末试卷A(有答案)
2022年湖北铁道运输职业学院公共课《C语言》科目期末试卷A(有答案）一、填空题1、一个C语言源程序由若干函数组成，其中至少应含有一个________2、函数swap（int x，inty）可完成对x和y值的交换。
在运行调用函数中的如下语句后，a[0]和a[1]的值分别为_______，原因是_______。
a[o]=1;a[1]=2;swap(a[o],a[1]);3、下面add函数的功能是求两个参数的和，并将和值返回调用函数。
函数中错误的部分是_______，改正后为_______。
void add（float a，float b）{float c；c=a+b；return c；}4、设有如下结构体说明：struct ST{int a；float b；struct ST*c；doublex[3]；}st1；请填空，完成以下对数组s的定义，使其每个元素均为上述结构体类型。
_______5、已有定义int a；float b，x；char cl，c2；为使a=3、b=6.5、x=12.6、cl='a'、c2='A'，正确的scanf函数调用语句是_______，数据输入的形式应为_______。
6、若有定义语句：inte=1，f=4，g=2；float m=10.5，n=4.0，k；，则执行表达式k=（e+f）/g+sqrt（（double）n）*1.2/g+m后k的值是_______。
7、若有定义：inta[3][4]={{1，2}，{0}，{4，6，8，10}}；，则初始化后，a[1][2]得到的初值是_______，a[2][1]得到的初值是_______。
8、请填空：建立如图所示存储结构所需的说明语句是_______。
建立如图所示为变量a输入数据的输入语句是_______。
建立如图所示存储结构所需的赋值语句是_______。
9、若有以下定义和语句，在程序中可通过指针数组p，用*（p[i]+j）等4种形式引用数组元素s[i][j]，另3种形式分别是：_______、_______和_______。
VB语言与测量程序设计试卷A.doc
一、单项选择题1. 在设计阶段，当双击窗体上的某个控件时，所打开的窗口是（ C ）（A）工程资源管理器窗口（B）工具箱窗口（C）代码窗口（D）属性窗口2. 有程序代码如下：text1.text=“visual basic”则：text1、text和“visual basic”分别代表（ C ）（A）对象，值，属性（B）对象，方法，属性（C）对象，属性，值（D）属性，对象，值3．以下各表达式中, 计算结果为0的是（D ）（A）INT(12.4)+INT(-12.6) （B）CINT(12.4)+CINT(-12.6)（C）FIX(13.6)+FIX(-12.6) （D）FIX(12.4)+FIX(-12.6)4. 确定一个控件在窗体上的位置的属性是（ C ）（A）Width和Height （B）Width或Height（C）Top和Left （D）Top或Left5．在窗体上画一个名称为Command1的命令按钮，然后编写如下事件过程：Private Sub Command1_Click()x=InputBox("Input")Select Case xCase 1,3Print "分支 1"Case Is >4Print "分支 2"Case ElsePrint "Else 分支 "End SelectEnd Sub程序运行后，如果在输入对话框中输入2，则窗体上显示的是（C ）（A）分支1 （B）分支2（C）Else分支（D）程序出错6. 以下叙述中正确的是（ A ）（A）窗体的Name属性指定窗体的名称，用来标识一个窗体（B）窗体的Name属性的值是显示在窗体标题栏中的文本（C）可以在运行期间改变对象的Name属性的值（D）对象的Name属性值可以为空7. 若要设置标签的背景颜色，使用的属性是（ B ）（A）Color （B）BackColor （C）ForeColor （D）FontBold8.下面是合法的变量名（ A ）（A）X_yz （B）123abc （C）integer （D）X#Y9. 表达式16/4-2^5*8/4 mod 5\2的值为（ D ）（A）14 （B）4 （C）20 （D）210. 已知A$=”12345678”，则表达式Val(Left$(A$,4)+Mid$(A$,4,2))的值为（ B ）（A）123456 （B）123445 （C）1279 （D）”123445”11．以下关于文件的叙述中，错误的是 （B）（A ）顺序文件中的记录一个接一个地顺序存放（B ）随机文件中记录的长度是随机的（C ）执行打开文件的命令后，自动生成一个文件指针 （D ）LOF 函数返回给文件分配的字节数 12．设x=4,y=8,z=7，以下表达式的值是 （D）x<y And (Not y>z) Or z<x（A ）1 （B ）-1 （C ）True（D ）False13．代数式dc a c ba +++ln 的Visual Basic 表达式是（D ）（A ）a+b/sqr(c+Log(a))+c/d （B ）(a+b)/(Abs(c+Log(a))+c/d) （C ）a+b/(Abs(c+Log(a))+c/d)（D ）(a+b)/(sqr(c+Log(a))+c/d)14．在窗体上画一个名称为Command1的命令按钮，然后编写如下程序：Option Base 1Private Sub Command1_Click()Dim a As Variant a=Array(1,2,3,4,5) Sum=0 For i=1 To 5 Sum = sum+a(i) Next i x=Sum/5 For i =1 To 5If a(i)>x Then Print a(i); Next i End Sub程序运行后，单击命令按钮，在窗体上显示的内容是 （ B ） （A ）1 2 （B ）4 5 （C ）1 2 3（D ）3 4 515. 在窗体上画一个命令按钮，然后编写如下事件过程： Private Sub Command1_Click() a=InputBox(“请输入第一个数”) b=InputBox(“请输入第二个数”) Print b+a End Sob程序运行后，单击命令按钮，先后在两个输入框中分别输入456和123，则输出结果是 （ D ） （A ）579 （B ）123 （C ）456 （D ）12354616. VB 提供了结构化程序设计的三种基本结构是 （ D ）（A ）递归结构、选择结构、循环结构 （B ）选择结构、过程结构、顺序结构 （C ）过程结构、输入、输出结构、转向结构（D ）选择结构、循环结构、顺序结构17． 要分配存放如下方阵⎪⎪⎪⎭⎫ ⎝⎛9.9 8.8 7.7 6.6 5.5 4.4 3.3 2.2 1.1，可使用声明语句 来实现（不能浪费空间） （ c ） （A ）Dim a(9) as single （B ）Dim a(3,3) as single（C ）Dim a(-1 to 1,-5 to -3) as single （D ）Dim a(-3 to -1,5 to 7) as integer18． 数组声明语句Dim a(3,-2 to 2,5) as integer 中，数组a 包含的元素个数为 （ A ） （A ）120 （B ）75 （C ）60 （D ）1319． 计时器控件，如果希望每秒产生10个事件，则要将Interval 属性的值设置为 （ C ）（A ）1 （B ）10 （C ）100 （D ）1000 20．在窗体上画一个文本框，再编写如下事件过程： Private Sub Text1_KeyPress(KeyAscii as integer) Dim ch as string Ch=Chr(KeyAscii) KeyAscii=ASC(Ucase(ch)) Text1.Text=string(6, KeyAscii) End Sub程序运行后，如果在键盘上输入字母”a ”，则文本框中显示的内容为 （ D ） （A ）a （B ）A （C ）aaaaaaa （D ）AAAAAAA二、填空题（每题3分，本题满分12分）21．下列循环语句控制的循环次数为 0 FOR K=1 TO 10 STEP –122．为了选择多个控件，可以按住 CTrl 键，然后单击每个控件。
电子考卷_答案及其评分标准
试卷B答案及评分标准一、单项选择题（每小题2分，共20分）1、（B ）2、（A ）3、（C ）4、（A ）5、（C ）6、（B ）7、（A ）8、（C ）9、（C ）10、（A ）二、名词解释，写出下列术语的中文含义：（每小题2分，共20分）1．DFT 可测性设计2．LE 逻辑单元3．FPGA 现场可编程门阵列4．FSM 有限状态机5．LUT 查找表6．PLD 可编程逻辑器件7．SOPC 可编程片上系统8．EDA 电子设计自动化9．PLA 可编程逻辑阵列10．GAL 通用阵列逻辑三、下面的VHDL程序中存在五处错误，试指出、说明理由并改正（注：指出每处错误的行数得1分，指出错误原因得1分，给出正确的修改方案得1分，共15分）。
错误一所在行数：7错误原因：实体中对最后一个端口的定义后面带了“；”修改方案：Q : OUT STD_LOGIC错误二所在行数：13错误原因：不能给标准逻辑STD_LOGIC设定范围修改方案：VARIABLE TMP : STD_LOGIC_VECTOR(7 DOWNTO 0);错误三所在行数：20错误原因：IF语句不能用END结束修改方案：END IF ;错误四所在行数：22错误原因：对输出端口赋值不能用“:=”修改方案：Q <= TMP(0);错误五所在行数：24错误原因：结构体不应该用实体名TESTEXP来结束修改方案：END; （或END one;）四、设计2-4译码器ENCODE。
（共16分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TEST_ENCODE ISPORT ( DIN : IN STD_LOGIC_VECTOR(1 DOWNTO 0); --信号输入D : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END TEST_ENCODE;--采用if语句实现ARCHITECTURE adopt_if OF TEST_ENCODE ISBEGINPROCESS (DIN)BEGINIF DIN = “00” THEN D <= “1110”;ELSIF DIN = “01” THEN D <= “1101”;ELSIF DIN = “10” THEN D <= “1011”;ELSE D <= “0111”;END IF;END PROCESS;END adopt_if;--采用case语句实现ARCHITECTURE adopt_case OF TEST_ENCODE ISBEGINPROCESS (DIN)BEGINCASE DIN ISWHEN “00” => D <= “1110”;WHEN “01”=> D <= “1101”;WHEN “10”=> D <= “1011”;WHEN OTHERS => D <= “0111”;END CASE;END PROCESS;END adopt_case;--采用when else语句实现ARCHITECTURE adopt_when OF TEST_ENCODE ISBEGIND <= “1110”WHEN DIN = “00” ELSE“1101”WHEN DIN = “01”ELSE“1011”WHEN DIN = “10” ELSE“0111”;END adopt_when;评分标准：采用三种语法中的任意一种实现选择器的功能，得8分。
HDL语言应用与设计试卷A卷(附答案)
中国矿业大学2010～2011学年第 二 学期 《HDL 语言应用与设计 》试卷（A ）卷 考试时间：100 分钟 考试方式：闭卷学院_________班级_____________姓名 ___________学号____________一、综合程序设计题（100分）(1)请简答或画出基于verilog HDL 的数字系统设计流程（10分） (2)写出下图所示3选1的多路选择器的verilog 程序实现（行为描述方式）（10分）（3）写出一位全加器的UDP 描述（15分）（4）请编写5分频的Verilog 程序模块。
其中模块输入信号为：clk_in,reset(复位信号，低电平有效) 输出信号为:clk_out 。
（要求：使用行为描述方式）(15分)。
（5）请用循环语句实现一个从t=1000ns 时刻（假定一个仿真时间单位为1ns ）开始的 周期为100个仿真时间单位的时钟信号产生模块（10分）。
（6）编写一位全加器的verilog 的结构描述程序(15分)(7) 请写一个用于比较两个整数的大小的比较器程序（用Verilog 函数实现）（10分）（8）请给出如下图所示的一个4位移位寄存器结构的Verilog 结构描述程序（这个移位寄存器是由四个D 触发器(U1、U2、U3和U4)构成的。
其中seri_in 是这个移位寄存器的串行输入；clk 为移位时钟脉冲输入；clrb 为清零控制信号输入；Q[0] ～Q[3] 则是移位寄存器的并行输出）（15分）注意：模块调用时端口对应方式要求使用端口位置关联方式。
Q[3]Q[2]Q[1]Q[0]（1）（2）module sel_from_three(q，sela，selb，a，b，c )；input sela，selb，a，b，c；output q；reg q；always @(sela or selb or a or b or c)beginif (sela) q = a；else if (selb) q = b；else q = c；endendmoduleprimitive carry(cout，cin，a，b )；output cout；input a ，b ，cin；table //cout 对应的table表项//cin a b ：cout0 0 0 ：0；0 0 1 ：0；0 1 0 ：0；0 1 1 ：1：1 0 0 ：0：1 0 1 ：1；1 1 0 ：1；1 1 1 ：1；endtableendprimitiveprimitive summ(sum，cin，a，b )；output sum；input a ，b ，cin；table //sum对应的table表项//cin a b ：sum0 0 0 ：0；0 0 1 ：1；0 1 0 ：1；0 1 1 ：0：1 0 0 ：1：1 0 1 ：0；1 1 0 ：0；1 1 1 ：1；endtableendprimitive（4）module div(clk_in,reset,clk_out);parameter bitsize=3;parameter L=4;input clk_in,reset;output clk_out;reg [bitsize:1] count;reg clk_out;always @(posedge clk_in) beginif(!reset)count=0;elsebeginif(count<(L))count=count+1;elsecount=0;endclk_out=count[bitsize];endendmodule（5）module clk_gen(clk)；output clk；initialbeginclk = 0；#1000；forever#50 clk = ~clk；//被指定循环执行的语句endendmodule（6）module full_adder (c_out，s_out，a_in，b_in，c_in )；output c_out，s_out；input a_in，b_in，c_in；wire w1，w2，w3；parameter AND_DELAY=2；parameter OR_DELAY=2；parameter XOR_DELAY=4；//元件实例语句and #AND_DELAY A1 ( w1，a_in，b_in )；and #AND_DELAY A2 ( w2，b_in，c_in )；and #AND_DELAY A3 ( w3，c_in，a_in )；or #OR_DELAY O1 ( cout，w1，w2，w3 )；xor #XOR_DELAY X1 (s_out，a_in，b_in，c_in )；endmodule（7）function compare_2;input a,b;reg result_2;beginassign result_2=(a>=b)?1:0; compare_2=result;endendfunction（8）module shifter (seri_in，clk，clrb，Q )；input seri_in，clk，clrb；output [3：0] Q；// 模块实例语句，对D触发器模块进行调用d_flop U1 (Q[0]，seri_in，clrb，clk ) ，U2 (Q[1]，Q[0]，clrb，clk ) ，U3 (Q[2]，Q[1]，clrb，clk ) ，U4 (Q[3]，Q[2]，clrb，clk ) ；endmodule。
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武汉铁路职业技术学院 B卷 科目： VHDL语言程序设计 考试时间： 2010-2011-1期末
题号 一 二 三 四 五 六 成 绩 得分
阅卷教师 一、 填空（每空2分，共30分） 1、EDA技术是依赖目前功能已十分强大的计算机为工具，代替人完成数字系统的设计，它包括： A→____→B→_______ A. 原理图/HDL文本输入；B.布局布线；C. 功能仿真； D.逻辑综合。 2、________作为一个设计实体的基本组成部分，主要描述了这个设计实体与外部电路的接口。 3、PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构： 请指出下列两种可编程逻辑基于的可编程结构： FPGA基于________ ，CPLD基于________.
4、VHDL的数据对象包括________、________、________和________，它们是用来存放各种类型数据的容器。 5、 时钟信号通常是一个脉冲序列，它被分配到系统的各个部分，用来控制它们的工作。时钟信号通常利用跳变来控制系统输出状态变化，跳变（也称作为边沿）分两种：________和________。前者对应信号从0变到1的时刻，后者对应从1变到0的时刻。VHDL中常用的描述时钟信号方法有两种：使用________和使用_______________。 6、 VHDL库分为两种：预定义库和资源库，其中STD库和用户工作库都属于________，IEEE库属于________. 二、 选择（每题3分，共21分） 1. 下面关于结构体的描述中，错误的是( ) A、结构体作为设计实体的另一基本组成部分，一般放在实体的后面； B、结构体主要描述了这个设计实体的内部结构或设计实体的行为，即设计实体的不可视部分，从功能上描述了设计实体；
C、结构体是实体的具体实现，所以一个实体就只能有一个结构体 D、结构体的信号定义应该有信号名称和数据类型，但是不需要定义信号模式，因为它是结构体内部的信号。 2. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。 A、 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B、 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C、 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D、 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 3. 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是____。 A、 FPGA是基于乘积项结构的可编程逻辑器件； B、 FPGA是全称为复杂可编程逻辑器件； C、 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D、 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4. 在进程中的信号赋值语句，其信号更新是_______。 A．按顺序完成；
B．比变量更快完成； C．在进程的最后完成；
D．都不对。 5． 在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的________。 A. idata <= 16#20#; B. idata <= 32; C. idata <= 16#A#E1; D. idata <= B#1010#; 6．下列标识符中，__________是不合法的标识符。
A. State0 B. 9moon C. Not_Ack_0 D. signall
7．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体描述___________。
○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○ ○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○ ○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○ ○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○ ○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○ ○○○○
○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○○ 班级 姓名 学号 E. 器件外部特性； F. 器件的内部功能； G. 器件的综合约束； 器件外部特性与内部功能 三、名词解释，写出下列缩写的英文和中文2’×5=10分）
1． FPGA 2． VHDL 3． ISP 4． ASIC 5． PLD 四、VHDL程序填空： （10分）
下面程序是n输入与门的VHDL描述，试补充完整。 __________ ieee; use _____________________.all; entity andn is ________ (n : integer); -- 类属参数声明 port ( a : in std_logic_vector( ______ downto 0); c : out std_logic); end; ________________ behav of ________ is -- 结构体声明 begin process (____) _____________ int : std_logic; -- 变量声明 begin int := _____; -- 变量赋初值 for I in a'length – 1 downto 0 loop -- 循环判断 if a(i) = '0' then int := '0'; end if; end loop; c <= ________; -- 输出判断结果 end process; end behav;
五、VHDL程序改错（共10分） 仔细阅读下列程序，回答问题 LIBRARY IEEE； ----1 USE IEEE.STD_LOGIC_1164.ALL； ----2
ENTITY DECODER38 IS ----3 PORT (A,B,C, EN : IN STD_LOGIC； ----4 Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))； ----5 END DECODER38 ； ----6 ARCHITECTURE RTL OF DECODER38 IS ----7 SIGNAL INDATA :STD_LOGIC； ----8 BEGIN ----9 INDATA<=C&B&A； ----10 PROCESS (EN) ----11 BEGIN ----12 IF (EN='1')THEN ----13 CASE INDATA IS ----14 WHEN "000" =>Y<="11111110"； ----15 WHEN "001" =>Y<="11111101"； ----16 WHEN "010" =>Y<="11111011"； ----17 WHEN "011" =>Y<="11110111"； ----18 WHEN "100" =>Y<="11101111"； ----19 WHEN "101" =>Y<="11011111"； ----20 WHEN "110" =>Y<="10111111"； ----21 WHEN "111" =>Y<="01111111"； ----22 WHEN OTHERS=>Y<=NULL； ----23 END CASE； ----24 ELSE ----25 Y<="11111111"； ----26 END IF； ----27 END PROCESS； ----28 END RTL； ----29
试指出错误行号，并修改相应行的程序： 错误1 行号： 程序改为： 错误2 行号： 程序改为：
六、VHDL程序设计：（19分） 1．用VHDL语言描述下列原理图所实现的功能。（9’）
NAND2instVCCAINPUT
VCCBINPUT
VCCCINPUTQOUTPUTNOR2inst8VCCDINPUT
AND2inst16NOR3inst18 2.用VHDL语言设计一带使能端的十二进制计数器，其表真表如下表所示。 带使能端的十二进制计数器的真值表 输 入 输 出 复位端 clr 计数使能 Cnt_en 时钟脉冲 clk qd qc qb qa
1 x x 0 0 0 0 0 0 x 输出不变 0 1 ↑ 1 0 0 0 1 0 1 ↑ 2 0 0 1 0 0 1 ↑ 3 0 0 1 1 0 1 ↑ 4 0 1 0 0 0 1 ↑ 5 0 1 0 1 0 1 ↑ 6 0 1 1 0 0 1 ↑ 7 0 1 1 1 0 1 ↑ 8 1 0 0 0 0 1 ↑ 9 1 0 0 1 0 1 ↑ 10 1 0 1 0 0 1 ↑ 11 1 0 1 1
0 1 ↑ 12 0 0 0 0 0 1 ↑ 13 0 0 0 1