基于FPGA的数字视频监控系统设计

文章编号：１００２—８６９２（２０１０）０３—＿００９２—０３基于ＦＰＧＡ的数字视频监控系统设计··实用设计·刘松，付扬，郭培源（北京工商大学信息工程学院，北京１０００４８）【摘要】详细介绍了基于ＦＰＧＡ的视频监控系统设计。

该系统具有高精度、高速和高效等优点，设计灵活。

用ＶｅｒｉｌｏｇＨＤＬ语言来实现各个模块的编写，使硬件设计更简单。

该系统通过０Ｖ９６５０摄像头获取图像数据．经过ＦＰＧＡ采集、缓存、数据变换，最终在ＶＧＡ显示中显示。

【关键词】视频监控；现场可编程门阵列；ＶｅｒｉｌｏｇＨＤＬ；视频采集【中图分类号】’ｒＰ２７７【文献标识码】ＡＤｅｓｉｇｎｏｆＤｉ萄ｔａｌＶｉｄｅｏＭｏｎｉｔｏｒｉｎｇＳｙｓｔｅｍＢａｓｅｄｏｎＦＰＧＡＬＩＵＳｏｎｇ，ＦＵＹａｎｇ，ＧＵＯＰｅｉ－ｙｕａｎ（ＳｃｈｏｏｌｏｆＩｎｆｏｒｍａｔｉｏｎＥｎｇｉｎｅｅｒｉｎｇ，ＢｅｉｊｉｎｇＵｎｉｖｅｒｓｉｔｙｏｆＴｅｃｈｎｏｌｏｇｙａｎｄＢｕｓｉｎｅｓｓ，Ｂｅｏ＇ｉｎｇｌｏ００４ｓ，Ｃｈｉｎａ）【Ａｂｓｔｒａｃｔ】ＤｅｓｉｇｎｏｆｖｉｄｅｏｍｏｎｉｔｏｒｉｎｇｓｙｓｔｅｍｂａｓｅｄＦＰＧＡｉｓｉｎｔｒｏｄｕｃｅｄｉｎｄｅｔａｉｌｓ．Ｔｈｉｓｓｙｓｔｅｍｈａｓａｄｖａｎｔａｇｅｓｏｆｅｘｔｒａｐｒｅｃｉｓｉｏｎ，ｈｉｇｈｓｐｅｅｄａｎｄｈｉｓｈｅｆｆｉｃｉｅｎｃｙ．ＩｔｃａｎｍａｋｅｔｈｅｄｅｓｉｇｎｏｆｈａｒｄｗａｒｅｍｏｒｅｃｏｎｖｅｎｉｅｎｔｖｉａｕｓｉｎｇＶｅｒｉｌｏｇＨＤＬｌａｎｇｕａｇｅ．Ｉｎｔｈｉｓｄｅｓｉｇｎ，ｔｈｅｉｍａｇｅｄａｔａｃａｐｔｕｒｅｄｂｙ０Ｖ９６５０ｃａｍｅｒａｉｓｃｏｌｌｅｃｔｅｄ，ｓｔｏｒｅｄｉｎｔｏｔｈｅｂｕｆｆｅｒａｎｄｔｒａｎｓｆｏｒｍｅｄｂｙＦＰＧＡ，ａｎｄｆｉｎａｌｌｙｄｉｓｐｌａｙｅｄＶＧＡｍａｃｈｉｎｅ．【Ｋｅｙｗｏｒｄｓ】ｖｉｄｅｏｍｏｎｉｔｏｒｉｎｇ；ＦＰＧＡ；ＶｅｒｉｌｏｇＨＤＬ；ｖｉｄｅｏｃｏｌｌｅｃｔｉｏｎ１引言近年来，随着数字图像处理技术和数字电路技术的飞速发展．利用数字图像处理技术进行动态监测和现场监控都已成为现实，视频监控技术已全面进入数字时代。

视频监控产品要求采用具备更高性能和灵活性的器件来构建，过去单纯采用ＤＳＰ处理器或现成芯片（ＡＳＳＰ）的方法已难以满足系统需求。

而ＦＰＧＡ特有的灵活性和高性能使其成为许多监控产品的理想解决方案Ｉｌｌ。

笔者详细地介绍了在ＦＰＧＡ上实现视频监控系统的设计思路。

用ＶｅｒｉｌｏｇＨＤＬ语言来实现各个模块的编写以及各个模块之间的信号关系。

２系统总体设计方案系统整体设计框图如图１所示．按其功能描述可分为６个模块。

分别为摄像头配置模块Ｃａｍｅｒａ＿ｃｏｎｆｉｇ、视频采集模块Ｉｍａｇｅ＿ｃａｐｔｕｒｅ、图像写入缓存模块ＷＲ＿ｂｕｆｆｅｒ、ＳＤＲＡＭ控制模块ＳＤＲＡＭ＿ｃｔｒｌ、图像读出缓存模块ＲＤ＿ｂｕｆｆｅｒ、视频显示控制模块ＶＧＪＬｃｄ习。

Ｏｖ９６５０ｃａｍｅｒａＩｍａｇｅ＿ｃａｐｔｕｒｅ卜ｌＷＲ—ｂｕｆｆｅｒ至三固［巫｝匝亟亟显示器卜ｌ—一ＶＧＡ＿ｃｔｒ卜Ｉ—一ＩＲＤ＿ｂｕｆｆｅｒ图１系统整体框图·北京市教委科技面上项目ＩＫＭ２００９１００１１００８）９２垒塑熊堂∥而丽磊ｉ忑ｉ丽丽丽ｉ丽图像数据流传输大致分成５个过程：１）０Ｖ９６５０根据摄像头提供的像素时钟Ｐｉｘｃｌｋ、行同步信号Ｈ和帧同步信号Ｖ捕捉图像送入异步ＦＩＦＯ存储器中，存储器深度可根据实际情况定义。

ＦＩＦＯ存储器的另一端参与图像传输过程２）和过程１）的图像位宽为８ｂｉｔ，传输时钟为１２．５ＭＨｚ。

２）从过程１）的ＦＩＦＯ中输出的图像数据进入图像写入缓存模块ＷＲ＿ｂｕｆｆｅｒ中，将４ｂｙｔｅ数据拼接成１个宽为３２ｂｉｔ的数据，再经过同步ＦＩＦＯ送入ＳＤＲＡＭ中。

３）从ＳＤＲＡＭ中取出数据送人图像读出缓存模块ＲＤ－＿ｂｕｆｆｅｒ的同步ＦＩＦＯ中。

４）把从ＲＤ＿ｂｕｆｆｅｒ的同步ＦＩＦＯ中取出的数据拼接成宽为２４ｂｉｔ的ＲＧＢ数据存入ＲＤ＿ｂｕｆｆｅｒ中的一个异步ＦＩＦＯ中。

５）从异步ＦＩＦＯ中以２５ＭＨｚ的时钟速率取出ＲＧＢ数据送入ＶＧＡ控制器模块ＶＧＡ＿ｃｔｒ中显示。

３系统各模块设计３．１摄像头配置模块Ｃａｍｅｒａ＿ｃｏｎｆｉｇ该模块采用ＯＶ９６５０摄像头。

包含ＣＭＯＳ摄像头和图像处理芯片ＯＶ９６５０。

ＦＰＧＡ通过模拟１２Ｃ总线时序完成对ＯＶ９６５０摄像头的初始化配置工作。

配置０Ｖ９６５０摄像头的工作模式为：ＶＧＡ６４０ｘ４８０万方数据格式视频，以ＲＧＢ数据流输出，ＲＧＢ格式为ＲＧＢ４：２：２，数据流输出为ＧｌＢＧ２ＲＧ３…，４ｂｙｔｅ数据为２个像素点，同行相邻的左右２个像素共用ＢＲ值，视频速率为１５ｆ／ｓ（帧／秒）。

１２Ｃ控制过程如图２所示。

步骤为：１）判断复位信号Ｒｅｓｅｔ是否有效，假如有效，置位ＳＣＬ（串行时钟）、ＳＤＡ（串行数据）、ＥＮＤ（传输结束）；２）复位ＥＮＤ，通知传输开始；３）模拟１２Ｃ启动信号，即在ＳＣＬ为高电平期间置位ＳＤＡ；４）开始传输控制数据，ＳＣＬ低电平时修改ＳＤＡ的值，并且每传输完１ｂｙｔｅ释放ＳＤＡ线；５）模拟１２Ｃ结束信号，即在ＳＣＬ为高电平期间复位ＳＤＡ；６）置位ＳＤＡ和ＥＮＤ，通知传输结束。

图２１２Ｃ控制过程３．２视频数据的采集模块Ｉｍａｇｅ＿ｃａｐｔｕｒｅｍｏｄｕｌｅ经过摄像头产生的数据。

包含摄像头的像素时钟Ｐｉｘｅｌｋ（１２．５ＭＨｚ）、行同步信号Ｈ、帧同步信号Ｖ以及ＲＧＢ像素数据Ｐｉｘｄａｔａ。

接下来需要把图像数据写入ＳＤＲＡＭ中，由于ＯＶ９６５０与ＳＤＲＡＭ工作在不同的频率下，这就出现了异步时钟处理问题，所以在ＳＤＲＡＭ控制器与摄像头的输出端之间添加一个异步ＦＩＦＯ。

异步ＦＩＦＯ主要用来缓冲数据和隔离时钟或相位差异。

ＦＩＦＯ的存储介质是双口端ＲＡＭ，所以读写操作可以在两端同时进行。

访问ＦＩＦＯ时仅需要读写线和控制线，不需要地址线１３１。

图３实例化的Ｆ１Ｆ０首先利用ｎ，ＧＡ的ＲＡＭ资源实例化一块双口ＲＡＭ。

实例化的ｆ＇ＩＦｏ如图３所示。

数据位为９位，深度为６４。

由于数据的写入时钟远远小于数据的读出时钟．不用担心写满的情况，深度可以尽量小。

以节省ＦＰＧＡ资源。

ｎＦｏ模块主要有以下端口：９位输入ｄａｔａ［８．．ｏ】和输出ｑ［８．．０１，数据的低８位存储的是图像数据，最高位判…．】！！№耻塑鲍鱼卫啦！一．囵断存储的图像数据是否是图像每一帧的第一行：写时钟ｗｒｃｌｋ和读时钟信号ｒｄｃｌｋ；写请求ｗｒｒｅｑ和读请求ｒｄｒｅｑ信号；空标志位ｒｄｅｍｐｔｙ以及溢出标志位ｗｄｕｌｌ。

重启后置位ｒｄｅｍｐｔｙ并且复位ｗｒｆｕｌｌ。

由于读时钟远远高于写时钟且只要ｒｄｅｍｐｔｙ为Ｏ，就发出一个读请求ｒｄｒｅｑ．不会出现写满的情况．所以每来一个ｒｄｃｌｋ判断读地址和写地址的位置关系．及时地置位ｒｄｅｍｐｔｙ。

图４写控制过程写控制过程如图４所示。

步骤为：１）判断是否复位，假如是复位ｗｒｒｅｑ；２）如非复位且行信号Ｈ有效，则根据场同步信号Ｖ以及行同步信号Ｈ来判断是否是图像的第一行；３）假如是图像的第一行则置位ｗｒｒｅｑ，写入ｐｉｘｄａｔａ，并且置位图像第一行的判断信号ｄａｔａ罔。

假如不是第一行则复位ｄａｔａ／目。

图５读控制过程读控制过程如图５所示。

步骤为：１）判断是否复位。

假如是则复位ｒｄｒｅｑ；２）假如非复位则判断异步ＦＩＦＯ是否为空且ｗｒ＿ｂｕｆｆｅｒ（图像写入缓存模块）是否为可写状态；３）假如非复位且ＦＩＦＯ非空且ｗｒｂｕｆｆｅｒ为可写．则置位ｗｒｒｅｑ和ｄｉｎ＿ｖａｌｉｄ（图像缓存模块）写有效。

３．３图像写入缓存模块ＷＲ＿ｂｕｆｆｅｒ以上存入异步ＦＩＦＯ的数据流，包括图像数据ｑ［８。

０１信号以及图像数据输入有效信号ｄｉｎ＿ｖａｌｉｄ，接下来要把万方数据Ｅ翟型堑型塑堡～每一幅图像数据存储的ＳＤＲＡＭ里面供后续显示使用。

由于ＷＲ＿ｂｕｆｆｅｒ的数据需要存入ＳＤＲＡＭ中且ＲＤ＿ｂｕｆｆｅｒ需要从ＳＤＲＡＭ中读出数据。

而本文只使用了ｌ块ＳＤＲＡＭ．为了防止这两个模块同时访问存储器产生冲突，具体方法是在它们分别存入或取出２０个３２ｂｉｔ的数据后将访问权利交给对方．在ＳＤＲＡＭ中开辟了２个等大的ＳＤＲＡＭ（６４０ｘ４８０ｘ３／２）区域交替工作，使用乒乓机制交换它们的工作机制，保证了图像画面的显示流畅。

由于ＳＤＲＡＭ中存储的是３２位的数据，在数据送入ＳＤＲＡＭ前．把４ｂｙｔｅ的ｐｉｘｄａｔａ数据拼接成一个３２ｂｉｔ宽的数据．送入同步ＦＩＦＯ中．然后再送人ＳＤＲＡＭ中。

同步ＦＩＦＯ工作原理和异步ＦＩＦＯ类似，只不过同步ＦＩＦＯ只有１个时钟输入。

设置同步ＦＩＦＯ的空阈值为２０，即当ＦＩＦＯ中存有的数据超过２０个时复位ｒｄｅｍｐｔｙ，通知ＳＤＲＡＭ从兀ＦＯ中取数据［４１。

ｉ状态机制……·………………。

……－…。

·；ＷｈｅｎＳＯ＆＆ｄｉｎｖａｌｉｄｓｅｔｄ０＝－ｑ［７。

ｏｌｎｅｘｔ一＞ｓｌ｝ＷｈｅｎＳｌｇｅｔｄｌ＝ｑ【７。

ｏ】ｎｅｘｔ－＞ｓ２ｉＷｌｌｅｎＳ２ｓｅｔｄ２＝ｑ［７。

０】ｎｅｘｔ－＞ｓ３ｉＷｈｅｎＳ３｝ｇｅｔ；ｄ＝ｑ［７．．ｏ】＋ｄ２＜＜８＋ｄｌ＜＜１６＋ｄ０＜＜２４；ｄ＿ｖａｌｉｄ＝ｌｎｅｘｔ一＞ｓＯ图６ＷＲ＿ｂｕｆｆｅｒ控制过程ＷＲ＿ｂｕｆｆｅｒ控制过程如图６所示。

步骤为：１）使用４个状态机制ＳＯ，Ｓ１，Ｓ２，Ｓ３完成把从视频数据采集模块而来的４ｂｙｔｅ的ｐｉｘｄａｔａ＝ｑ［７．．ｏ】拼接成１个３２ｂｉｔ宽的数据，并送入同步ＦＩＦＯ中；２）判断同步ＦＩＦＯ的ｒｄｅｍｐｔｙ位是否为有效．无效则表示ＦＩＦＯ中已经存有了２０个图像数据．并且开始从ＦＩＦＯ中读出这已经存好的２０个数据写入ＳＤＲＡＭ中；３）判断图像写入缓存ＳＤＲＡＭ是否已经写入了一幅图像的数据，并切换图像写入缓存模块和图像读出缓存即交换它们的工作机制。

３．４ＳＤＲＡＭ控制模块ＳＤＲＡＭｃｔｒｌＳＤＲＡＭ的控制逻辑比较复杂．对时序要求也十分严格．这就要求有一个专门的控制器使用户能够很方便地操作ＳＤＲＡＭ，在这里使用ＱｕａｒｔｕｓＩＩ自带的ＡｌｔｅｒａＳＤＲＡＭ控制模块。

ＳＤＲＡＭ控制器设计框图如图７所示【５ｌ。

步骤为：９４堕塑鲢煎厂五面函五石晶而再而函丽１）ＷＲ＿ｂｕｆｆｅｒ往ＳＤＲＡＭ中写入２０个３２ｂｉｔ的数据；２）从ＳＤＲＡＭ中读出２０个３２ｂｉｔ的数据。

ＳＤＲＡＭ控制器图７ＳＤＲＡＭ控制器设计框图３．５图像读出缓存模块ＲＤｂ·ｕｆｆｅｒＲＤ＿ｂｕｆｆｅｒ控制过程见图８，ＲＤ－－ｂｕ虢ｒ在ＳＤＲＡＭ的状态为写完２０个３２ｂｉｔ数据后再从ＳＤＲＡＭ中读取２０个３２ｂｉｔ的数据送人同步Ｓｙｎｃ—ＦＩＦＯ＿０中，）ＡＳｙｎｃ＿ＦＩＦＯ＿＿Ｏ中取出１个３２ｂｉｔ数据转化成２个２４ｂｉｔ数据（之前数据格式为ＧｌＢＧ２ＲＧ３…，需转化成Ｇ１ＢＲＧ２ＢＲ…）。