Verilog HDL实验报告

HDL实验报告

专业电子科学与技术

姓名

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指导老师

1 实验一Modelsim仿真软件的使用

1.1 实验目的

(1)熟悉Modelsim 软件；

(2)掌握Modelsim 软件的编译、仿真方法；

(3)熟练运用Modelsim 软件进行HDL 程序设计开发。

1.2 实验步骤

(1)学习使用Modelsim软件；

(2)分析原理及功能；

(3)用Verilog HDL编写程序；

(4)编写测试程序进行仿真；

(4)观察波形，分析仿真结果是否正确。

1.3 实验内容

用Verilog HDL 程序实现一个异或门，Modelsim 仿真，观察效果。

1.4.1 程序

module my_xor(ina,inb,out);

input ina,inb;

output out;

assign out=ina^inb;

endmodule

module t_xor;

reg ina,inb;

wire out;

initial

begin

ina=1'b0;

forever #20 ina=~ina;

end

initial

begin

inb=1'b0;

forever #10 inb=~inb;

end

my_xor tt(.ina(ina),.inb(inb),.out(out));

endmodule

2 实验二简单组合电路设计

2.1 实验目的

(1)掌握基于Modelsim 的数字电路设计方法；

(2)熟练掌握HDL 程序的不同实现方法

2.2 实验步骤

(1)分析原理及功能；

(2)根据原理用Verilog HDL编写程序；

(3)编写测试程序进行仿真；

(4)观察波形，分析仿真结果是否正确。

2.3 实验内容

设计一个三人表决器(高电平表示通过) ，实验内容如下：

(1)三个人，一个主裁判，两个副裁判；

(2)规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。使用Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真(要求：至少使用两种方法实现上述实验内容和testbench)。

2.4.1 程序

方法1：

module voter(v0,v1,v2,y);

input v0,v1,v2;

output y;

assign y=v0|(v1&v2);

endmodule

方法2：

module voter(v0,v1,v2,y);

input v0,v1,v2;

output reg y;

always @(v0,v1,v2)

begin

if(v0)

y=1;

begin

if(v1&v2)

y=1;

else

y=0;

end

endmodule

module t_voter;

reg v0,v1,v2;

wire y;

initial

begin

v0=1'b0; v1=1'b0; v2=1'b0;

#10 v2=1'b1;

#10 v1=1'b1; v2=1'b0;

#10 v1=1'b1; v2=1'b1;

#10 v0=1'b1; v1=1'b0; v2=1'b0;

#10 v2=1'b1;

#10 v1=1'b1; v2=1'b0;

#10 v1=1'b1; v2=1'b1;

#10 $finish;

end

voter tt(.v0(v0),.v1(v1),.v2(v2),.y(y));

endmodule

2.4.2 波形

2.5 心得体会

同样的功能可以通过不同的方法来实现，可以根据情况灵活选择。

3 实验三二进制全加器设计

3.1 实验目的

(1)熟悉Verilog HDL 元件例化语句的作用；

(2)熟悉全加器的工作原理；

(3)用Verilog HDL 语言设计四位二进制全加器，并仿真，下载验证其功能。

3.2 实验原理

(1)一位全加器原理：

Ai ，Bi分别是两个二进制位，Ci-1是前级进位，Ci是进位，Si是加法结果。

Si=Ai^Bi^Ci-1 ；Ci=(Ai&Bi)|(Ai&Ci-1)|(Bi&Ci-1)

(2)四位二进制全加器原理:

在一位全加器基础上设计多位全加器，利用进位进行级联。

3.3 实验步骤

(1)分析原理及功能；

(2)根据原理用Verilog HDL编写程序；

(3)编写测试程序进行仿真；

(4)观察波形，分析仿真结果是否正确。

3.4 实验内容

(1)用Verilog HDL 语言描述一位全加器，并使用modelsim 仿真验证结果；

(2)用Verilog HDL 元件例化语句实现四位全加器，modelsim 仿真并下载到实验箱，用按键模拟输入，led 灯模拟输出，验证结果；

(3)设计程序将加法结果分开输出，即十位数和个位数分别用四位数组表示。

3.4.1 一位全加器

3.4.1.1 程序

module add_1bit(a,b,ci,co,s);

input a,b,ci;

output co,s;

assign s=a^b^ci,

co=(a&b)|(a&ci)|(b&ci);

endmodule

module t_add1;

reg a,b,ci;

wire co,s;

initial

begin

a=1'b0;

forever #1 a=~a;

end

initial

begin

b=1'b0;

forever #2 b=~b;

end

initial

begin

ci=1'b0;

forever #4 ci=~ci;

end

add_1bit tt(.a(a),.b(b),.ci(ci),.co(co),.s(s)); endmodule

3.4.1.2 波形

3.4.2 四位全加器

3.4.2.1 程序

module add_1bit(a,b,ci,co,s);

input a,b,ci;

output co,s;

assign s=a^b^ci,

co=(a&b)|(a&ci)|(b&ci); endmodule

module add_4bit(a,b,ci,co,s);

input[3:0] a,b;

input ci;

output[3:0] s;

output co;

wire[2:0] temp;

add_1bit add0(a[0],b[0],ci,temp[0],s[0]);

add_1bit add1(a[1],b[1],temp[0],temp[1],s[1]); add_1bit add2(a[2],b[2],temp[1],temp[2],s[2]); add_1bit add3(a[3],b[3],temp[2],co,s[3]); endmodule

3.4.2.2 波形

3.4.3 结果分成十位数和个位数的全加器3.4.3.1 程序

module add_4bit_2(a,b,ci,out1,out2);

input [3:0] a,b;

input ci;

output [3:0] out1,out2;

reg [3:0] out1,out2;

wire co;

wire [3:0] s;

add_4bit add4(a,b,ci,co,s);

always@(s)

begin

if(co==0)

begin

if(s<=4'b1001)

begin

out2=s;

out1=4'b0000;

end

else if(s>4'b1001)

begin

out2=s-4'b1010;

out1=4'b0001;

end

else

begin

if(s<=4'b0011)

begin

out1=4'b0001;

out2=s+4'b0110;

end

else if(s<=4'b1101)

begin

out1=4'b0010;

out2=s-4'b0100;

end

else

begin

out1=4'b0011;

out2=s-4'b1110;

end

endmodule

module t_add4;

reg[3:0] a,b;

reg ci;

wire[3:0] out1,out2;

initial

begin

a=4'b0;

forever #1 a=a+4'b1;

end

initial

begin

b=4'b0;

forever #16 b=b+4'b1;

end

initial

begin

ci=4'b0;

forever #256 ci=ci+4'b1;

end

add_4bit_2 tt(.a(a),.b(b),.ci(ci),.out1(out1),.out2(out2)); endmodule

3.4.3.2 波形

3.5 思考题

在仿真时，输出结果会有毛刺，采用什么方法可以消除毛刺？

答：(1)利用D触发器可以消除毛刺；

(2)增加乘积项以避免互补项相加；

(3)输出端并联电容器。

4 实验四二进制计数器设计

4.1 实验目的

(1)熟悉Verilog HDL 时序电路的设计方法；

(2)了解清零和使能的概念，以及同步清零和异步清零的区别；

(3)用Verilog HDL 语言设计二进制计数器，并仿真。

4.2 实验步骤

(1)分析原理及功能；

(2)根据原理用V erilog HDL编写程序；

(3)编写测试程序进行仿真；

(4)观察波形，分析仿真结果是否正确。

4.3 实验内容

4.3.1 编程实现十进制计数器，含同异步清零端和进位输出端4.3.1.1 程序

module counter(clk,count,rst,c);

input clk,rst;

output reg[3:0] count;

output reg c;

always @(posedge clk)

if(!rst)

begin

c<=1'b0;

count<=4'b0;

end

else

begin

if(count==4'b1001)

begin

count<=4'b0;

c<=1'b1;

end

else

begin

count<=count+4'b0001;

c<=1'b0;

end

endmodule

module t_counter;

reg clk,rst;

wire[3:0]count;

wire c;

initial

begin

clk=0;

forever #10 clk=~clk;

end

initial

begin

rst=1;

#5 rst=0;

#10 rst=1;

#40 rst=0;

#10 rst=1;

$finish;

end

counter test(.clk(clk),.count(count),.rst(rst),.c(c));

endmodule

4.3.1.2 波形

4.3.2 增加预置功能(增加五位输入引脚)，实现任意的五位二进制数的计数器4.3.2.1 程序

module jishuqi_10_W(ina,rst,EA,out);

input rst,EA;

input [4:0] ina;

output [4:0] out;

reg [4:0] cout,out;

always @ (ina or negedge rst)

begin

if(!rst)

begin

cout <= 5'h0;

end

else if(cout === ina)

begin

cout <= 5'h0;

end

else

begin

if(EA == 1)

cout <= cout + 5'h1;

else

out = cout;

end

endmodule

module test_jishuqi_10_W;

reg Rst_n,EA;

reg [4:0] ina;

wire [4:0] out;

parameter FAST_PERIOD = 50;

initial

begin

ina = 5'h0;

forever

#(100*FAST_PERIOD) ina = ina + 1;

end

initial

begin

Rst_n = 1;

#100 Rst_n = ~Rst_n ;

#200 Rst_n = ~Rst_n ;

end

initial

begin

EA=1;

forever

begin

#600 EA=0;

#200 EA=1;

end

jishuqi_10_W test1(.ina(ina),.rst(Rst_n),.EA(EA),.out(out)); endmodule

4.4.3.2 波形

5 实验五基本IO

5.1 实验目的

(1)学习QuartusⅡ 5.0 的基本操作;

(2)熟悉教学实验板的使用;

(3)初步掌握V erilog语言的设计输入，编译，仿真和调试过程。

5.2 实验原理

利用一个常开按钮（实验板上的KEY1）作为输入（常开时输入1，闭合时输入0），经

过一个反相器后输出到核心板的一个LED。KEY1 常开时，LED灭，按下（闭合）实验板上的KEY1，该LED 点亮。

5.3 实验步骤

(1) 学习，练习使用QuartusII软件；

(2) 分析原理及功能；

(3) 根据原理用QuartusII编写程序；

(4) 根据输入输出脚设置管脚分配；

(5) 下载程序，观察分析试验箱结果是否正确。

5.4验结果：

达到实验要求的效果，实现了控制led灯的亮和灭，基本了解了简单的Quartus II 5.0操作。

参考文献

[1] 梁瑞宇. FPGA设计实验指导书（Verilog HDL）N

数电实验报告2.1—基于Verilog HDL显示译码器设计

<基于Verilog HDL显示译码器设计>实验报告学生姓名：班级学号：指导老师：

<实验报告内容> 一、实验名称：基于Verilog HDL 显示译码器设计二、实验学时：4学时三、实验目的：进一步掌握QuartusII 软件逻辑电路设计环境及Verilog HDL 的基本语法，熟悉设计流程及思路。掌握显示译码器的工作原理及应用。（提示：本实验将涉及到verilog 的条件语句（如if …else, case ….end case, for ….等）、赋值语句（如assign 等）和二进制变量位宽的定义等内容，请大家实验前做好本部分预习和自学，可参考本课本第九章内容，也可自行查找有关Verilog 设计基础的相关内容，推荐参考书：北京航空航天出版社，夏宇闻编著）。通过对所设计逻辑电路功能仿真，分析所设计电路逻辑功能是否正确，掌握逻辑功能仿真的方法。四、实验内容：基于verilog 的显示译码器逻辑设计及功能仿真五、实验原理：（1）半导体发光二极管（LED ）数码显示器：半导体发光二极管数码显示器由7（或8）个LED 排成“日”字形，称为七段（或八段），封装成数码管，如错误！未找到引用源。所示。LED 数码管内部有共阴极和共阳极两种接法。如错误！未找到引用源。。（2 ）常用显示译码器管脚功能（74LS148）：LCD —七段显示译码器：介绍常用的74LS148七段显示译码器，图 3为74LS48 74LS48 (a ) 图 1 图 2 CC f g a b c d e BI 7123456

图 3 （3）74LS48的逻辑功能：如表1：表1 其译码器输出（Ya～Yg）是高电平有效，适用于驱动共阴极LED数码管，显示的字形表中所示。因其译码器输出端的内部有上拉电阻（是2K的限流电阻），因此在与LED管连接时无需再外接限流电阻。具体功能介绍及内部设计图，请自行上网查阅74LS48的DATASHEET。六、实验步骤： 1.复习QuartusII软件逻辑电路设计环境及Verilog HDL的基本语法，熟悉设计流程及思路。 2.做好预习和自习，查找相关资料。 3.设计出文本输入并进行功能仿真。

VerilogHDL经典程序非常适合新手

一、2线-4线译码器 module counter4(q1,q0,ncr,cp); input cp,ncr; output q1,q0; reg q1,q0; always@(posedge cp or negedge ncr) begin if(~ncr){q1,q0}<=2'b00; else{q1,q0}<={q1,q0}+1'b1; end endmodule 二、4选1数据选择器 module selector4_1(i0,i1,i2,i3,a1,a0,y); input i0,i1,i2,i3,a1,a0; output y; reg y; always@(a1or a0) begin case({a1,a0}) 2'b00:y=i0; 2'b01:y=i1; 2'b10:y=i2; 2'b11:y=i3; default:y=0; 一、2线-4线译码器 module counter4(q1,q0,ncr,cp); input cp,ncr; output q1,q0; reg q1,q0; always@(posedge cp or negedge ncr) begin if(~ncr){q1,q0}<=2'b00; else{q1,q0}<={q1,q0}+1'b1; end endmodule 二、4选1数据选择器 module selector4_1(i0,i1,i2,i3,a1,a0,y); input i0,i1,i2,i3,a1,a0; output y; reg y; always@(a1or a0) begin case({a1,a0}) 2'b00:y=i0;

Verilog HDL实验报告

HDL实验报告专业电子科学与技术姓名学号指导老师

1 实验一Modelsim仿真软件的使用 1.1 实验目的 (1)熟悉Modelsim 软件； (2)掌握Modelsim 软件的编译、仿真方法； (3)熟练运用Modelsim 软件进行HDL 程序设计开发。 1.2 实验步骤 (1)学习使用Modelsim软件； (2)分析原理及功能； (3)用Verilog HDL编写程序； (4)编写测试程序进行仿真； (4)观察波形，分析仿真结果是否正确。 1.3 实验内容用Verilog HDL 程序实现一个异或门，Modelsim 仿真，观察效果。 1.4.1 程序 module my_xor(ina,inb,out); input ina,inb; output out; assign out=ina^inb; endmodule module t_xor; reg ina,inb; wire out; initial begin ina=1'b0; forever #20 ina=~ina; end initial begin inb=1'b0; forever #10 inb=~inb; end my_xor tt(.ina(ina),.inb(inb),.out(out)); endmodule

2 实验二简单组合电路设计 2.1 实验目的 (1)掌握基于Modelsim 的数字电路设计方法； (2)熟练掌握HDL 程序的不同实现方法 2.2 实验步骤 (1)分析原理及功能； (2)根据原理用Verilog HDL编写程序； (3)编写测试程序进行仿真； (4)观察波形，分析仿真结果是否正确。 2.3 实验内容设计一个三人表决器(高电平表示通过) ，实验内容如下： (1)三个人，一个主裁判，两个副裁判； (2)规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。使用Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真(要求：至少使用两种方法实现上述实验内容和testbench)。 2.4.1 程序方法1： module voter(v0,v1,v2,y); input v0,v1,v2; output y; assign y=v0|(v1&v2); endmodule 方法2： module voter(v0,v1,v2,y); input v0,v1,v2; output reg y; always @(v0,v1,v2) begin if(v0) y=1;

VerilogHDL实例

本文档含有很多Verilog HDL例子：//与门 module zxhand2(c,a,b); input a,b; output c; assign c= a & b; endmodule //或门 module zxhor2(c,a,b); input a,b; output c; assign c= a | b; endmodule //非门 module zxhnot2(c,b); input b; output c; assign c=~ b; endmodule ////异或门 module zxhxro2(c,a,b); input b; output c; assign c=a ^ b; endmodule 两选一电路 module data_scan(d0,d1,sel,q); output q; input d0,d1,sel; wire t1,t2,t3; n1 zxhand2(t1,d0,sel); n2 zxhnot2 (t4,sel); n3 zxhand2(t2,d1,t4); n4 zxhor2(t3,t1,t2);

assign q=t1; endmodule verilog HDL实例（一）练习一．简单的组合逻辑设计目的: 掌握基本组合逻辑电路的实现方法。这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意 equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。测试模块源代码： `timescale 1ns/1ns //定义时间单位。 module comparetest; reg a,b; wire equal; initial //initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 Endmodule

北航verilog实验报告(全)

目录实验一 (2) 实验二 (9) 实验三 (21) 实验四 (44)

实验一实验目的：熟悉硬件开发流程，掌握Modelsim设计与仿真环境，学会简单组合逻辑电路、简单时序逻辑电路设计，不要求掌握综合和综合后仿真。实验内容：必做实验：练习一、简单的组合逻辑设计练习二、简单分频时序逻辑电路的设计选做实验：选做一、练习一的练习题选做二、7段数码管译码电路练习一、简单的组合逻辑设计描述一个可综合的数据比较器，比较数据a 、b的大小，若相同，则给出结果1，否则给出结果0。实验代码：模块源代码： module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; endmodule 测试模块源代码： `timescale 1ns/1ns `include "./compare.v" module t; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1;

#100 a=1;b=0; #100 a=0;b=0; #100 $stop; end compare m(.equal(equal),.a(a),.b(b)); endmodule 实验波形练习二、简单分频时序逻辑电路的设计用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果。实验代码：模块源代码： module halfclk(reset,clkin,clkout); input clkin,reset; output clkout; reg clkout; always@(posedge clkin) begin if(!reset) clkout=0; else clkout=~clkout; end endmodule 测试模块源代码： `timescale 1ns/100ps `define clkcycle 50 module tt; reg clkin,reset; wire clkout;

北航电子电路设计数字部分实验报告

电子电路设计数字部分实验报告学院：姓名：

实验一简单组合逻辑设计实验内容描述一个可综合的数据比较器，比较数据a 、b的大小，若相同，则给出结果1，否则给出结果0。实验仿真结果实验代码主程序 module compare(equal,a,b); input[7:0] a,b; output equal; assign equal=(a>b)1:0; endmodule 测试程序

module t; reg[7:0] a,b; reg clock,k; wire equal; initial begin a=0; b=0; clock=0; k=0; end always #50 clock = ~clock; always @ (posedge clock) begin a[0]={$random}%2; a[1]={$random}%2; a[2]={$random}%2; a[3]={$random}%2; a[4]={$random}%2; a[5]={$random}%2; a[6]={$random}%2; a[7]={$random}%2; b[0]={$random}%2; b[1]={$random}%2; b[2]={$random}%2; b[3]={$random}%2; b[4]={$random}%2;

b[5]={$random}%2; b[6]={$random}%2; b[7]={$random}%2; end initial begin #100000 $stop;end compare m(.equal(equal),.a(a),.b(b)); endmodule 实验二简单分频时序逻辑电路的设计实验内容用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果。实验仿真结果

verilog hdl 实验报告

Verilog HDL数字系统设计实验报告汇总任课教师实验者姓名学号实验指导教师

姓名学号时间地点实验题目阻塞赋值与非阻塞赋值的区别一．实验目的与要求 (1)通过实验，掌握阻塞赋值与非阻塞赋值的概念与区别; (2)了解非阻塞赋值和阻塞赋值的不同使用场合; (3)学习测试模块的编写,综合和不同层次的仿真。二．实验环境仿真软件： modlsim6.2SE 三．实验内容阻塞赋值与非阻塞赋值,在教材中已经了解了他们之间在语法上的区别以及综合后所得到的

电路结构上的区别。在always块中,阻塞赋值可以理解为赋值语句是并发执行的。时序逻辑设计中,通常都使用非阻塞赋值语句,而在实现组合逻辑的assign结构中,或者always快结构中都必须采用阻塞赋值语句。四．系统框图五．实验波形图六．实验体会 (1)一开始使用modelsimSE6.2时候不知道建立工作区的方法。后面请教了毕老师才知道如何来建立工作区。 (2)编译时候错误看不懂，细心找才发现‘ ` 两个符号有区别 (3)波形找不到，后来发现时没有放大。七．代码附录：源代码：

// ---------- 模块源代码：---------------------- // ------------- blocking.v --------------- module blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b = a; c = b; $display("Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule //------------- non_blocking.v ------------------- module non_blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b <= a; c <= b; $display("Non_Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule 测试模块： // ---------- 测试模块源代码：-------------------------- //------------- compareTop.v -----------------------------

用veriloghdl设计计数器

用Verilog HDL设计计数器一、实验目的 1. 学习使用Verilog HDL语言，并学会使用进行QuartusⅡ软件编程和仿真； 2. 掌握数字电路的设计方法，熟悉设计过程及其步骤； 3. 培养学生的动手能力，能学以致用，为今后从事电子线路设计打下良好基础； 4. 巩固加深对数电知识的理解，在仿真调试过程中，能结合原理来分析实验现象；二、实验内容 1.设计内容及要求 1)利用Verilog HDL设计一个以自己学号后三位为模的计数器； 2)编写源程序； 3)给出仿真电路图和仿真波形图； 2.需求分析：由于本人的学号后3位为212，所以应编一个以212为模的加法计数器。若采用同步清零的方法，则计数为0~211，化为二进制数即为0 0000 0000计到0 1101 0011。 3.编写源代码： module count_212(out,data,load,reset,clk);

output [8:0] out; input [8:0] data; input load,reset,clk; reg [8:0] out; always @(posedge clk) + A[8..0] B[8..0] ADDER < CIN A[8..0] B[8..0] LESS_THAN 1 D ENA Q PRE CLR D ENA Q PRE CLR D ENA Q PRE CLR D ENA Q PRE CLR D ENA Q PRE CLR D ENA Q PRE CLR D ENA Q PRE CLR D ENA Q PRE CLR D ENA Q PRE CLR SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 SEL DATAA DATAB OUT0 MUX21 Les s Than0 9' h0D3 -- out[0]~reg0 out[1]~reg0 out[2]~reg0 out[3]~reg0 out[4]~reg0 out[5]~reg0 out[7]~reg0out[8]~reg0 out~[8..0] 9' h000 -- res et clk out[8..0] data[8..0] out~[26..18] 9' h000 -- out~[17..9] load out[6]~reg0A dd0 9' h001 --

Verilog实验报告交通灯

V e r i l o g实验报告交通灯集团标准化工作小组 [Q8QX9QT-X8QQB8Q8-NQ8QJ8-M8QMN]

V e r i l o g实验报告---第四次交通灯班级：集电0802班姓名：张鹏学号： 04086057 序号： 16 一、规范（1）具有开关功能：当reset=0时红绿灯关闭，使主支干道六个灯全灭；（2）具有四个功能：当reset=1且func=2’b00时，主干道和支路正常计数；且func=2’b01时，支干道一直绿灯，主干道一直红灯；且func=2’b10时，主干道一直绿灯，支干道一直红灯；且func=2’b11时，主干道和支干道一直黄灯闪；（3）计数器频率：运行频率2Hz计数器；（4）信号灯种类：红、黄、绿；（5）信号灯计执行时间关系：主干道：绿灯常亮+绿灯闪+黄灯=支干道：红灯常亮；此设计中：主干道：绿灯常亮=57s,T绿灯闪=3s,T黄灯亮=3s 支干道：绿灯常亮=15s,T绿灯闪=3s,T黄灯亮=3s （6）信号灯到计时功能：信号灯预置后，开始执行2Hz计数器；（7）信号灯跳转功能：当各信号灯计时至T时在下一个时钟信号上升沿到来时自动转为下一状态；（8）信号灯各状态跳转关系：绿-黄-红-绿；二、输入输出定义

状态转移图：四、测试代码 module frequency_divider_small(reset,clk,out); eset(reset),.clk(clk),.func(func),.green(green),.red(red),.yellow(yellow)); always #10 clk=~clk; initial begin reset=0; clk=1; func=2'b00; #20 reset=1; #21000 func=2'b01; #10000 func=2'b10; #10000 func=2'b11; end endmodule 波形：五、源代码 module frequency_divider(reset,clk,out);eset(reset),.clk(clk),.out(in));//调用分频模块 always @ (posedge clk or negedge reset) if(!reset) begin cnt<=7'd0; state<=3'd1; green<=2'b00; red<=2'b00; yellow<=2'b00; end else if(in)//分频器结果当主模块始能 if(func==2'b00)//选择不同功能控制开关 if(cnt==7'd0) case(state)//选择不同状态 3'd1:begin cnt<=greentime1<<1;

通过Verilog实现交通灯设计实验报告

电子科技大学实验报告一、实验室名称：虚拟仪器实验室二、实验项目名称：交通灯设计实验三、实验学时：4学时四、实验原理

假设交通灯处于南北和东西两条大街的“十”字路口，如图1所示。用FPGA 开发板的LED 灯来模拟红、黄、绿3种颜色信号，并按一定顺序、时延来点亮LED ，如图2所示。图3给出了交通灯的状态转移图。设计使用频率为1Hz 的时钟来驱动电路（注1：仿真时采用1MHz 的时钟来驱动电路），则停留1个时钟可得到1S 的延时，类似停留3个时钟可得到3S 的延时，停留15个时钟可得到15S 的延时（注2：开发板工作时钟为50MHz ）。北南西东图1. 六个彩色LED 可以表示一组交通信号灯图2. 交通灯状态南北东西红黄绿红黄绿 S0 1 0 0 0 0 1 S1 1 0 0 0 1 0 S2 1 0 0 1 0 0 S3 0 0 1 1 0 0 S4 0 1 0 1 0 0 S5 1 0 0 1 0 0

图3. 交通灯的状态转移图顶层模块时钟分频模块状态机跳转模块图4. 交通灯的原理框图五、实验目的本实验是有限状态机的典型综合实验，掌握如何使用状态转移图来定义Mealy状态机和Moore状态机，熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。并通过一个交通灯的设计掌握利用EDA软件（Xilinx ISE 13.2）进行HDL代码输入方式的电子线路设计与仿真的详细流程。。六、实验内容在Xilinx ISE 13.2上完成交通灯设计，输入设计文件，生成二进制码流文件下载到FPGA开发板上进行验证。七、实验器材（设备、元器件）

数字逻辑实验报告-Verilog时序逻辑设计

电子科技大学实验报告学生姓名：任彦璟学号：2015040101018 指导教师：吉家成米源王华一、实验项目名称：Verilog时序逻辑设计二、实验目的：掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。设计同步计数器74x163 。三、实验内容： 1．设计边沿D触发器74x74。 2．设计通用移位寄存器74x194。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。 4．设计4位同步计数器74x163。四、实验原理： 74x74逻辑电路图

CLK_D CLR_L_D S1_L S1_H S0_L S0_H w1 w2 w3 w4 w5 w6 w7 w8 w9 w10 w11 w12 w13 w14 w15 w16 w17 w18 w19 w20 74x194逻辑电路图 3位LFSR逻辑电路图

74x163逻辑电路图上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述五、实验器材（设备、元器件）： PC 机、Windows XP 、Anvyl 或Nexys3开发板、Xilinx ISE 14.7开发工具、Digilent Adept 下载工具。六、实验步骤：实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。七、关键源代码及波形图： 1．D 触发器的Verilog 代码源码如下 module vr74x74(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L ; output Q, QN ; wire w1, w2, w3, w4 ; nand (w1, PR_L, w2, w4); nand (w2, CLR_L, w1, CLK) ; nand (w3, w2, CLK, w4) ; nand (w4, CLR_L, w3, D) ; nand (Q, PR_L, w2, QN); nand (QN, Q, w3, CLR_L); endmodule

常用VerilogHDL 语法总结

常用VerilogHDL 语法总结 1 模块（1）端口定义：声明模块的输入输出口。引用模块时端口的两种连接方法。（2）模块内容：I/O说明（输入输出）、内部信号说明（和端口有关的变量说明）、功能定义（定义逻辑功能的三种方式：assign 声明语句；实例元件；always 块）。（3）理解要点：整体语句并发执行，always块内顺序执行。 2 常量（1）数字：整数及三种表达方式 x和z值负数：减号的位置下划线：位置和作用（2）参数：parameter符号常量，常用于定义延迟时间（使用＃）和变量宽度。 3 变量（1）wire：表示易assign指定的组合逻辑信号；默认值；任何方程式的输入或assign语句及实例元件的输出；定义格式。（2）reg：表示always块中指定的信号，代表触发器；寄存器数据类型（触发器存储值），默认值为x；定义格式。（3）memory：reg的数组；描述RAM、ROM、reg文件；单元索引；一个n为寄存器和n个一位数组的区别。 4 运算符与表达式（1）算术运算符：五种（2）位运算符：五种（3）逻辑运算符：三种（4）关系运算符：四种（3种不同的返回值）（5）等式运算符：四种（6）移位运算符：两种（移位补零）（7）位拼接运算符：{}，常用于某些控制信号位；重复与嵌套使用（8）缩减运算符：类似于逻辑运算符，结果为一位二进制数（9）运算符优先级 5 语句（1）赋值语句阻塞赋值：b<=a；块结束后完成赋值，b的值不是立即改变的，较为常用；非阻塞赋值：b=a；赋值语句执行后块才结束，b的值马上改变，在沿触发的always块中使用可能引起错误后果。（2）块语句顺序块begin-end：顺序执行，最后语句执行完流程跳出语句块；并行块fork-join：同时执行，时间最长语句执行完或 disable语句执行时跳出程序块；块名的作用；起始时间和结束时间（3）条件语句 If-else语句：三种形式； if表达式判断；分号；复合语句；表达式简写；if语句嵌套；if 与else的配对。 Case语句：三种形式（casez：不考虑z进行比较， casex：不考虑z和x进行比较）；控制表达式与分支表达式（常量表达式）；default；所有表达式的位宽必须相等。条件语句使用不当造成锁存器：避免错误：case中使用 default，if必须搭配else。（4）循环语句 Forever：格式；连续执行； Repeat：格式；连续执行n 次；表达式通常为常量表达式； While：格式；执行语句至条件不满足； For：格式：for（循环变量初值；循环结束条件；循环变量增值）。（5）结构说明语句 Initial：格式；执行一次；常用来变量初始化和生成激励波形作为电路的测试仿真信号； Always：格式；执行至仿真结束；注意时序；常用来描述时钟信号作为激励信号；时间控制可以为沿触发（描述时序行为）也可以是电平触发（描述组合逻辑行为）； Task：定义；任务的调用与变量的传递；任务调用变量与任务定义的I/O变量必须一一对应； Function：定义；函数返回值（函数定义蕴含定义了同名寄存器）；函数调用通过函数表达式中的操作数来实现的。（6）时间控制语句＃、@、wait标识的语句 6 系统函数和任务（1）$display和$write：输出信息；格式说明和普通字符；（2）$monitor：监控和输出参数列表中的表达式和变量值；关闭与打开控制；（3）$time：返回64位整数表示当前仿真时刻值；时间尺度； $realtime：返回时间为实型数；（4）$finish：退出仿真器，返回主操作系统；参数；（5）$stop：把EDA工具设置为暂停，给出交互命令提示，把控制权交给用户；（6）$readmemb 和$readmemh：从文件读取数据到存储器；格式；读取内容；（7）$random：返回32位带符号整型随机数；用于产生随即脉冲序列和宽度随机的脉冲序列进行电路测试。 7 编译预处理（1）`define：宏定义，符号常量；（2）`include：文件包含；使用形式；（3）`timescale：时间尺度，说明跟在该命令后的模块的时间单位和时间精度；（4）`ifdef、`else、`endif：满足条件的语句进行编译；不编译的部分也应符VerilongHDL语言规范。

实验六-数字频率计的Verilog-HDL语言实现

五邑大学实验报告实验课程名称 ) 数字频率计的Verilog HDL语言实现院系名称：信息工程学院专业名称：通信工程(物联网工程) 实验项目名称：EDA实验班级： 110711 学号：。报告人：冯剑波

实验六数字频率计的Verilog HDL 语言实现一、实验目的： 1、掌握较复杂数字电路或系统的纯Verilog HDL 实现方法； 2、体会纯Verilog HDL 语言输入设计与原理图输入设计的差别。二、实验原理：【数字频率计是用来测量输入信号的频率并显示测量结果的系统。一般基准时钟的高电平的持续时间为s T 10 ，若在这0T 内被测信号的周期数为N 则被测信号的频率就是N ，选择不同的0T ，可以得到不同的测量精度。一般0T 越大，测量精度越高，但一次的测量时间及频率计所需的硬件资源也增加。三、设计任务与要求： 1、设计一个6位频率计，测量范围从1Hz 到99 99 99Hz ，测量结果用6个数码管显示，基准时钟频率为1Hz ； 2、只显示测量结果，中间计数过程不显示；结果更新时间2秒一次； 3、频率计只设一个复位键，按下该键（reset=0）系统复位，释放该键（reset=1）系统工作，测量并显示结果。 4、显示用静态方式； 5、用Verilog HDL 实现上述要求的频率计。四、设计源程序及注释与仿真结果设计源程序： module pinlvji(oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5,clk_50M,clk_1Hz,reset,signal_out); @ input clk_50M,reset; //50MHz 时钟输入、复位 output[6:0] oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5; //数码管0-5，分别显示个、十、百、千、万、十万位的数字 output reg clk_1Hz; output reg signal_out; reg signal_in; reg[29:0] cnt; reg[29:0] cnt1; reg count_en; //计数允许，count_en=1时计数，下降沿到来时锁存 reg load; reg[3:0] ge,shi,bai,qian,wan,shiwan; reg cout1,cout2,cout3,cout4,cout5; reg[3:0] q0,q1,q2,q3,q4,q5; wire clr; always @(posedge clk_50M) //改变Hz 的范围，自己设定的频率1Hz-999999Hz begin

Verilog实验报告

实验报告格式要求一、实验报告内容包括：（1）实验名称。（2）实验目的。（3）实验仪器及编号。写明仪器名称、型号、编号。（4）实验原理。简单叙述有关实验原理（包括电路图或光路图或实验装置示意图）及测量中依据的的公式，式中各量的物理含义及单位，公式成立所应满足的实验条件等。（5）实验内容及步骤。根据实验内容及实际的实验过程写明关键步骤和安全注意要点。（6）实验观测记录。记录原始测量数据、图形等有关原始量，形式上要求整齐规范。（7）数据处理结果。根据实验要求，采用合适的方法进行数据处理，误差分析，最后写出实际结果。（8）小结或讨论。内容不限。可以是实验中的现象分析，对实验关键问题的体会，实验的收获和建议，也可解答思考题。二、书写次序（1）到（5）是进行实验预习时就应该完成的。（6）在实验中完成。做完实验后再在预习报告基础上完成（7）（8）两项。完成一个实验，就是一次最基本的科研训练，从预习到写出一个实验报告，每一步都有极其丰富的学习内容，要积极思考，认真对待。

实验（一）简单的组合逻辑设计实验日期2014-10-31 同组者姓名一、实验目的 [1] 掌握基本组合逻辑电路的实现方法 [2] 初步了解两种基本组合逻辑电路的生成方法 [3] 学习测试模块的编写 [4] 通过综合和布局布线了解不同层次仿真的物理意义二、实验仪器计算机、FPGA开发板三、实验内容 [1] 在ISE软件环境中进行一次完整的设计流程，并在FPGA开发板上实现与门的功能。 [2] 完成一个可综合的数据比较器的程序。 [3] 完成数据比较器的测试模块。 [4] 发挥部分：设计一个多位（2位）的数据比较器并在FPGA开发板上实现该比较器。四、实验步骤、分析及结果（在下面写出你的代码）代码： module compare( input a, input b, output c ); assign c=a&b; endmodule 结果如图所示：

华中科技大学Verilog语言实验报告

计算机科学与技术学院

目录 1数据通路实验 (1) 1.1实验目的 (1) 1.2实验内容及要求 (1) 1.3实验方案 (2) 1.4实验步骤 (2) 1.5故障及分析 (2) 1.6仿真与结果 (3) 1.7心得与体会 (4) 2FSM实验 (6) 2.1实验目的 (6) 2.2实验内容及要求 (6) 2.3实验方案 (7) 2.4实验步骤 (7) 2.5故障及分析 (8) 2.6仿真与结果 (8) 2.7心得与体会 (9) 3意见和建议 (11) 4附录 (13)

1 数据通路实验 1.1 实验目的综合应用掌握的简单组合电路和时序电路的设计方法，完成一个简单的数据通路的设计。 1.2 实验内容及要求 1. 根据下图给出的数据通路（图中R0、R1和ACC是寄存器，+是加法器，其它则是多路选择器），完成相应的Verilog程序设计，图中数据线的宽度为8位，要求可以扩充至16位或者是32位； 2. 根据下图给出的数据通路（图中SUM和NEXT是寄存器，Memory是存储器，+是加法器，==0是比较器，其它则是多路选择器），完成相应的Verilog程序设

计，图中数据线的宽度为8位，要求可以扩充至16位或者是32位。实验要求：程序必须自己编写，满足数据通路设计要求，综合结果正确。 1.3 实验方案根据要求，先把选择器、加法器、寄存器、比较器和存储器分模块编写，在主模块中根据数据通路调用即可。题目中要求数据线宽度为8位，并且可以扩充至16位或32位，所以在前面定义WIDTH，利用parameter的参数传递功能来实现。 1.4 实验步骤 1.分模块编写代码（见附录） 2.运行综合Run Synthesis 3.综合成功后检查RTL Analysis中的电路图Schematic 1.5 故障及分析刚开始跑出来很多线是断的，后来发现是引脚对应部分的代码没有写完整。后来加法器和ACC的参数顺序写错，导致接线与题给的不一致，发现问题后及时改

Verilog实验报告

2014-2015-2-G02A3050-1 电子电路设计训练（数字EDA部分）实验报告（2015 年5 月20 日）教学班学号姓名组长签名成绩自动化科学与电气工程学院

目录目录 (1) 实验一、简单组合逻辑和简单时序逻辑 (1) 1.1 实验任务1——简单组合逻辑 (1) 1.1.1 实验要求 (1) 1.1.2 模块的核心逻辑设计 (1) 1.1.3 测试程序的核心逻辑设计 (1) 1.1.4 仿真实验关键结果及其解释 (2) 1.2 实验任务2——简单时序逻辑 (3) 1.2.1 实验要求 (3) 1.2.2 模块的核心逻辑设计 (3) 1.2.3 测试程序的核心逻辑设计 (3) 1.2.4 仿真实验关键结果及其解释 (4) 1.3 实验小结 (4) 实验二、条件语句和always过程块 (5) 2.1 实验任务1——利用条件语句实现计数分频时序电路 (5) 2.1.1 实验要求 (5) 2.1.2 模块的核心逻辑设计 (5) 2.1.3 测试程序的核心逻辑设计 (6) 2.1.4 仿真实验关键结果及其解释 (7) 2.2 实验任务2——用always块实现较复杂的组合逻辑电路 (8) 2.2.1 实验要求 (8) 2.2.2 模块的核心逻辑设计 (8) 2.2.3 测试程序的核心逻辑设计 (9) 2.2.4 仿真实验关键结果及其解释 (10) 2.3 实验小结 (11) 实验三、赋值、函数和任务 (12) 3.1 实验任务1——阻塞赋值与非阻塞赋值的区别 (12) 3.1.1 实验要求 (12) 3.1.2 模块的核心逻辑设计 (12) 3.1.3 测试程序的核心逻辑设计 (13) 3.1.4 仿真实验关键结果及其解释 (14) 3.2 实验任务2——在Verilog HDL中使用函数 (16) 3.2.1 实验要求 (16) 3.2.2 模块的核心逻辑设计 (16) 3.2.3 测试程序的核心逻辑设计 (18) 3.2.4 仿真实验关键结果及其解释 (19) 3.3 实验任务3——在Verilog HDL中使用任务 (20) 3.3.1 实验要求 (20) 3.3.2 模块的核心逻辑设计 (20) 3.2.3 测试程序的核心逻辑设计 (21)

VerilogHDL试卷及答案

一、选择题： 1、下列标示符哪些是合法的（B ） A、$time B、_date C、8sum D、mux# 2、如果线网类型变量说明后未赋值，起缺省值是（D ） A、x B、1 C、0 D、z 3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A ）//补码！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！ A、4’b1101 B、4’b0011 C、4’bxx11 D、4’bzz11 4、reg[7:0] mema[255:0]正确的赋值是（A ） A、mema[5]=3’ d0, B、8’ d0; C、1’ b1; D、mema[5][3:0]=4’ d1 5、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D ) module code(x,y); module top; paramee delay1=1,delay2=1; ……………. ………………………………code #(1,5) d1(x1,y1); endmodule endmodule A、（1,1） B、（5,5） C、（5,1） D、（1,5） 6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ） A、a&b=0 B、a&&b=1 C、b&a=x D、b&&a=x 7、时间尺度定义为timescale 10ns/100ps，选择正确答案（C ） A、时间精度10ns B、时间单位100ps C、时间精度100ps D、时间精度不确定 8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ）//去除无效0 A、current value=1001,a=09 B、current vale=1001,a=9 C、1001,9 D、current vale=00…001001,a=9 9、always begin #5 clk=0；#10 clk=~clk;end产生的波形（A ）//5占15的1/3 A、占空比1/3 B、clk=1 C、clk=0 D、周期为10 10、在Verilog中定义了宏名`define sum a+b+c 下面宏名引用正确的是（C ） //注意引用 A、out=’sum+d; B、out=sum+d; C、out=`sum+d; D、都正确二、填空题：（共15分，每小题3分） 1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为 always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。 //@(条件表达式) do_something；表示等待条件表达式满足，然后do_something，然后就往下走了。通常用在testbench中，不可综合。 ------------------------------------ always @(a or b or c) begin do_something; end 表示不停地监测a、b、c，一旦它们任何一个发生变化，就立刻do_something，并且这个“监测”是始终存在的。这种电路综合出来时组合逻辑电路。