数字逻辑实验报告-Verilog时序逻辑设计

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verilog实验报告

verilog实验报告Verilog实验报告引言：Verilog是一种硬件描述语言（HDL），用于设计和模拟数字电路。

它是一种高级语言，能够描述电路的行为和结构，方便工程师进行数字电路设计和验证。

本实验报告将介绍我在学习Verilog过程中进行的实验内容和所获得的结果。

实验一：基本门电路设计在这个实验中，我使用Verilog设计了基本的逻辑门电路，包括与门、或门和非门。

通过使用Verilog的模块化设计，我能够轻松地创建和组合这些门电路，以实现更复杂的功能。

我首先创建了一个与门电路的模块，定义了输入和输出端口，并使用逻辑运算符和条件语句实现了与门的功能。

然后，我创建了一个测试模块，用于验证与门的正确性。

通过输入不同的组合，我能够验证与门的输出是否符合预期。

接下来，我按照同样的方法设计了或门和非门电路，并进行了相应的测试。

通过这个实验，我不仅学会了使用Verilog进行基本门电路的设计，还加深了对逻辑电路的理解。

实验二：时序电路设计在这个实验中，我学习了如何使用Verilog设计时序电路，例如寄存器和计数器。

时序电路是一种具有状态和时钟输入的电路，能够根据时钟信号的变化来改变其输出。

我首先设计了一个简单的寄存器模块，使用触发器和组合逻辑电路实现了数据的存储和传输功能。

然后，我创建了一个测试模块，用于验证寄存器的正确性。

通过输入不同的数据和时钟信号，我能够观察到寄存器的输出是否正确。

接下来，我设计了一个计数器模块，使用寄存器和加法电路实现了计数功能。

我还添加了一个复位输入，用于将计数器的值重置为初始状态。

通过测试模块，我能够验证计数器在不同的时钟周期内是否正确地进行计数。

通过这个实验，我不仅学会了使用Verilog设计时序电路，还加深了对触发器、寄存器和计数器的理解。

实验三：组合电路设计在这个实验中，我学习了如何使用Verilog设计组合电路，例如多路选择器和加法器。

组合电路是一种没有状态和时钟输入的电路，其输出只取决于当前的输入。

数字电路与逻辑设计实训课程学习总结基于Verilog的多功能计数器设计与实现

数字电路与逻辑设计实训课程学习总结基于Verilog的多功能计数器设计与实现数字电路与逻辑设计是计算机科学与技术专业的一门重要课程，通过学习这门课程，我深入了解了数字电路与逻辑设计的基本原理和Verilog语言的应用。

在实践中，我通过设计与实现基于Verilog的多功能计数器，不仅巩固了理论知识，而且提高了自己的实践能力和问题解决能力。

首先，在学习数字电路与逻辑设计的过程中，我了解到数字电路是基于二进制运算的电子电路系统，其中包括了门电路、触发器、寄存器等基本组件。

通过对这些组件的学习和理解，我能够准确地分析和设计各种数字电路电子产品。

其次，我学习了Verilog语言的基本语法和使用方法。

Verilog是一种硬件描述语言，可以用来描述数字电路的结构和功能。

通过学习Verilog语言，我可以使用模块化和层次化的设计思路来实现复杂的数字电路功能。

在实践中，我选择了设计和实现一个多功能计数器作为我的项目。

该多功能计数器能够实现多种计数模式，并且能够通过外部输入信号进行控制。

在设计的过程中，我首先进行了功能需求的分析和设计，然后结合Verilog语言的特点，采用模块化设计的思路，将计数器分为了多个子模块，分别实现不同的功能。

最后，我进行了仿真和综合验证，确保设计的正确性和稳定性。

在实现的过程中，我遇到了一些困难和问题，但通过查阅资料和与同学的讨论，我逐渐解决了这些问题。

例如，在设计过程中，我遇到了一些时序逻辑的问题，通过调整时钟信号和状态转移的顺序，最终解决了这些问题。

另外，在测试和验证的过程中，我遇到了一些功能异常的情况，通过对代码的仔细分析和调试，最终找到了问题的源头并进行了修复。

通过这个实训项目，我不仅深入理解了数字电路与逻辑设计的原理，还提高了我的实践能力和问题解决能力。

我学会了如何使用Verilog语言来描述和实现数字电路，如何进行功能需求的分析和设计，如何进行仿真和综合验证。

这对于我今后的学习和工作都具有重要的意义。

时序逻辑电路的Verilog_HDL实现实验报告

时序逻辑电路的Verilog HDL 实现一.实验要求(1)：编写JK 触发器、8位数据锁存器、数据寄存器的Verilog HDL 程序，并实现其仿真及其测试程序；(2)：在实验箱上设计含异步清零和同步使能的计数器。

(3)：进行波形仿真测试后；画出仿真波形。

(4)：写出实验心得二．实验内容：（1）1.JK 触发器的元件符号如图7.14所示，其中J 、K 是数据输入端，CLR 是复位控制输入端，当CLR=0时，触发器的状态被置为0态；CLK 是时钟输入端；Q 和QN 是触发器的两个互补输出端。

JK 触发器的状态方程为Q n+1 ＝J Q n ＋K Q nJK 触发器的verilog HDL 程序module jkff_rs(clk,j,k,q,rs,set); input clk,j,k,set,rs;output reg q;always@(posedge clk,negedge rs,negedge set)begin if(!rs) q<=1'b0;else if(!set) q<=1'b1;else case({j,k})2'b00:q<=q;2'b01:q<=1'b0;2'b10:q<=1'b1;2'b11:q<=~q;default:q<=1'bx;endcaseendendmoduleJK 触发器的功能：带异步清0，异步置１（低电平有效）JK 触发器的仿真结果JK 触发器的元件符号2.8位数据锁存器锁存器元件符号如图所示。

CLR是复位控制输入端，当CLR=0时，8位数据输出Q[7..0]=00000000。

ENA是使能控制输入端，当ENA=1时，锁存器处于工作状态，输出Q[7..0]＝D[7..0]；ENA=0时，锁存器的状态保持不变。

OE是三态输出控制端，当OE=1时，输出为高阻态；OE=0时，锁存器为正常输出状态。

Verilog 实验报告

Verilog 实验报告一、实验目的本次 Verilog 实验的主要目的是通过实际编写代码和进行仿真，深入理解 Verilog 语言的基本语法、逻辑结构和时序特性，掌握数字电路的设计方法和实现过程，并能够运用Verilog 实现简单的数字逻辑功能。

二、实验环境本次实验使用的软件工具是 Xilinx Vivado 20192，硬件平台是Xilinx Artix-7 开发板。

三、实验内容（一）基本逻辑门的实现1、与门（AND Gate）使用 Verilog 语言实现一个两输入的与门。

代码如下：｀｀｀verilogmodule and_gate(input a, input b, output out)；assign out ＝ a ＆ b;endmodule｀｀｀通过编写测试激励文件对该模块进行仿真，验证其逻辑功能的正确性。

2、或门（OR Gate）同样实现一个两输入的或门，代码如下：｀｀｀verilogmodule or_gate(input a, input b, output out)；assign out ＝ a ｜ b;endmodule｀｀｀3、非门（NOT Gate）实现一个单输入的非门：｀｀｀verilogmodule not_gate(input a, output out)；assign out ＝～a;endmodule｀｀｀（二）组合逻辑电路的实现1、加法器（Adder）设计一个 4 位的加法器，代码如下：｀｀｀verilogmodule adder_4bit(input 3:0 a, input 3:0 b, output 4:0 sum)；assign sum ＝ a ＋ b;endmodule｀｀｀2、减法器（Subtractor）实现一个 4 位的减法器：｀｀｀verilogmodule subtractor_4bit(input 3:0 a, input 3:0 b, output 4:0 diff)；assign diff ＝ a b;endmodule｀｀｀（三）时序逻辑电路的实现1、计数器（Counter）设计一个 4 位的计数器，能够在时钟上升沿进行计数，代码如下：｀｀｀verilogmodule counter_4bit(input clk, output 3:0 count)；reg 3:0 count_reg;always ＠（posedge clk) begincount_reg ＜＝ count_reg ＋ 1;endassign count ＝ count_reg;endmodule｀｀｀2、移位寄存器（Shift Register）实现一个 4 位的移位寄存器，能够在时钟上升沿进行左移操作：｀｀｀verilogmodule shift_register_4bit(input clk, input rst, output 3:0 data_out)；reg 3:0 data_reg;always ＠（posedge clk or posedge rst) beginif （rst)data_reg ＜＝ 4'b0000;elsedata_reg ＜＝｛data_reg2:0, 1'b0}；endassign data_out ＝ data_reg;endmodule｀｀｀四、实验结果与分析（一）基本逻辑门的结果通过仿真，与门、或门和非门的输出结果与预期的逻辑功能完全一致，验证了代码的正确性。

数字系统设计与Verilog HDL实验报告(二)

《数字系统设计与Verilog HDL》实验报告（二）班级：自动1003班姓名：**学号：********实验二、四位并串转换电路一、实验目的1、了解及掌握时序电路的基本结构常用数字电路；2、通过ModelSim软件编写时序电路的程序进行仿真和调试。

二、实验内容1、熟悉时序电路中时钟的同步与异步用法；2、编写一个四位并串转换设计程序以及测试该模块的测试程序，要求如下：（1）输入一个四位二进制数pin；（2）每个时钟周期按从左往右的顺序输出一位pin的二进制位的数。

三、实验步骤及源程序新建工程及文件，分别添加设计程序及测试程序，进行编译及纠错，编译通过后运行程序仿真进行调试得出结果。

设计模块：module para_to_serial4(pin,clk,reset,sout);input [3:0] pin;input clk,reset;output sout;reg sout;reg [3:0] data;always @(posedge clk or negedge reset)beginif(~reset)beginsout<=1'b0;data<=pin;endelsebegindata<={data[2:0],data[3]};sout<=data[3];endendendmodule测试模块：`timescale 1ns/1nsmodule test_para_to_ser;wire sout;reg [3:0] pin;reg clk,reset;para_to_serial4 test1(pin,clk,reset,sout);initialbeginclk=1'b0;reset=1'b0;#5 reset=1'b1;#300 $stop;endinitialpin=4'b1001;always#5 clk=~clk;endmodule四、实验结果五、实验心得体会这次试验相对于上次有了一定的难度，由于这门课程刚开始学习，我还不能很好地从宏观把握这门课程，对这门课程的认识和理解还不够深刻，所以做实验时遇到了一些困难，虽然找了一些参考资料，有一定的帮助，但最后还是有点纠结，最终在和同学的交流中才比较深刻的对实验有了了解。

数字逻辑综合实验报告

一、实验目的本次实验旨在通过实际操作，加深对数字逻辑基本原理和设计方法的理解，提高学生在数字电路设计、仿真和调试方面的实践能力。

通过完成以下实验任务，使学生掌握以下技能：1. 理解数字逻辑电路的基本概念和原理。

2. 掌握数字逻辑电路的设计方法和步骤。

3. 学会使用仿真软件进行电路设计和仿真测试。

4. 掌握数字逻辑电路的调试和优化方法。

二、实验内容本次实验主要包含以下三个部分：1. 组合逻辑电路设计：设计一个四位加法器，并使用Logisim软件进行仿真测试。

2. 时序逻辑电路设计：设计一个简单的计数器，并使用Verilog语言进行描述和仿真。

3. 数字逻辑电路综合应用：设计一个简单的数字信号处理器，实现基本的算术运算。

三、实验步骤1. 组合逻辑电路设计（1）分析题目要求，确定设计目标和输入输出关系。

（2）根据输入输出关系，设计四位加法器的逻辑电路。

（3）使用Logisim软件搭建电路，并设置输入信号。

（4）观察仿真结果，验证电路功能是否正确。

2. 时序逻辑电路设计（1）分析题目要求，确定设计目标和状态转移图。

（2）使用Verilog语言描述计数器电路，包括模块定义、输入输出定义、状态定义和状态转移逻辑。

（3）使用仿真软件进行测试，观察电路在不同状态下的输出波形。

3. 数字逻辑电路综合应用（1）分析题目要求，确定设计目标和功能模块。

（2）设计数字信号处理器电路，包括算术运算单元、控制单元和存储单元等。

（3）使用仿真软件进行测试，验证电路能否实现基本算术运算。

四、实验结果与分析1. 组合逻辑电路设计实验结果：通过仿真测试，四位加法器电路功能正常，能够实现两个四位二进制数的加法运算。

分析：在设计过程中，遵循了组合逻辑电路设计的基本原则，确保了电路的正确性。

2. 时序逻辑电路设计实验结果：通过仿真测试，计数器电路功能正常，能够实现从0到9的计数功能。

分析：在设计过程中，正确描述了状态转移图，并使用Verilog语言实现了电路的功能。

数字逻辑实验报告-Verilog时序逻辑设计

源码如下
上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述
五、实验器材（设备、元器件）：
PC机、Windows XP、Anvyl或Nexys3开发板、Xilinx ISE 14.7开发工具、Digilent Adept下载工具。
六、实验步骤：
实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。
七、关键源代码及波形图：
1．D触发器的Verilog代码
源码如下
仿真结果如下图所示
检查输入输出关系，设计无误。
2．4位通用移位寄存器74x194
源码如下:
仿真计无误。
3．3位LFSR计数器
源码如下:
仿真结果如下图所示
检验输入输出结果正常，设计无误。
4.74x163计数器
设计同步计数器74x163。
三、实验内容：
1．设计边沿D触发器74x74。
2．设计通用移位寄存器74x194。
3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。
4．设计4位同步计数器74x163。
四、实验原理：
74x74逻辑电路图
74x194逻辑电路图
3位LFSR逻辑电路图
74x163逻辑电路图
电子科技大学
实验报告
学生姓名：任彦璟学号：2015040101018指导教师：吉家成米源王华
一、实验项目名称：Verilog时序逻辑设计
二、实验目的：
掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。
设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。

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电子科技大学实验报告学生姓名：任彦璟学号：2015040101018 指导教师：吉家成米源王华一、实验项目名称：Verilog时序逻辑设计二、实验目的：掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。

设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。

设计同步计数器74x163 。

三、实验内容：1．设计边沿D触发器74x74。

2．设计通用移位寄存器74x194。

3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。

4．设计4位同步计数器74x163。

四、实验原理：74x74逻辑电路图CLK_D CLR_L_DS1_LS1_H S0_LS0_Hw1w2w3w4w5w6w7w8w9w10w11w12w13w14w15w16w17w18w19w20 74x194逻辑电路图3位LFSR逻辑电路图74x163逻辑电路图上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述五、实验器材（设备、元器件）：PC 机、Windows XP 、Anvyl 或Nexys3开发板、Xilinx ISE 14.7开发工具、Digilent Adept 下载工具。

六、实验步骤：实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。

七、关键源代码及波形图： 1．D 触发器的Verilog 代码源码如下module vr74x74(CLK, D, PR_L, CLR_L, Q, QN);input CLK, D, PR_L, CLR_L ;output Q, QN ;wire w1, w2, w3, w4 ;nand (w1, PR_L, w2, w4);nand (w2, CLR_L, w1, CLK) ;nand (w3, w2, CLK, w4) ;nand (w4, CLR_L, w3, D) ;nand (Q, PR_L, w2, QN);nand (QN, Q, w3, CLR_L);endmodule检查输入输出关系，设计无误。

2．4位通用移位寄存器74x194 源码如下:moduleVr74x194(CLK,CLR_L,LIN,RIN,S1,S0,A,B,C,D,Q A,QB,QC,QD);input CLK,CLR_L,LIN,RIN,S1,S0,A,B,C,D ;output QA,QB,QC,QD ;wire CLK_D ;wire CLR_L_D ;wire S1_L,S1_H;wire S0_L,S0_H;wire QAN,QBN,QCN,QDN ;wirew1,w2,w3,w4,w5,w6,w7,w8,w9,w10;wirew11,w12,w13,w14,w15,w16,w17,w18,w19, w20;buf(CLK_D,CLK);buf(CLR_L_D,CLR_L);not(m1,S1);not(m0,S0);and(n1,S0,m1,RIN);and(n2,S0,S1,A);and(n3,m0,m1,QA); and(n5,S0,m1,QA);and(n6,S0,S1,B);and(n7,m0,m1,QB);and(n8,m0,S1,QC);and(n9,S0,m1,QB);and(n10,S0,S1,C);and(n11,m0,m1,QC);and(n12,m0,S1,QD);and(n13,S0,m1,QC);and(n14,S0,S1,D);and(n15,m0,m1,QD);and(n16,m0,S1,LIN);or(p1,n1,n2,n3,n4);or(p2,n5,n6,n7,n8);or(p3,n9,n10,n11,n12);or(p4,n13,n14,n15,n16);vr74x74q1(CLK_D,p1,1'b1,CLR_L_D,QA,QAN);vr74x74q2(CLK_D,p2,1'b1,CLR_L_D,QB,QBN);vr74x74q3(CLK_D,p3,1'b1,CLR_L_D,QC,QCN);vr74x74q4(CLK_D,p4,1'b1,CLR_L_D,QD,QDN); endmodule仿真结果如下图所示检验输入输出结果正常，设计无误。

3．3位LFSR计数器源码如下:module LFSR( CLK,RESET,X2,X1,X0);input CLK,RESET;output X2,X1,X0;wire w1,w3,w6 ;Vr74x194 U1(.CLK(CLK),.CLR_L(1'b1),.RIN(w6),.S1(RESET),.S0(1'b1),.A(1'b1),.B(1'b0),.C(1'b0),.D(1'b0),.QA(X2),.QB(X1) ,.QC(X0));xor (w3,X1,X0) ;nor (w1,X2,X1) ;xor (w6,w1,w3) ;endmodule仿真结果如下图所示检验输入输出结果正常，设计无误。

4. 74x163计数器源码如下 and(w21,w20,w25); not(w26,ENT); nor(w1,LD_L,CLR); nor(w2,w1,CLR); xor(w4,w25,~QN[0]); xor(w10,w9,~QN[1]); xor(w16,w15,~QN[2]); xor(w22,w21,~QN[3]); and(w3,w1,A); and(w5,w2,w4); and(w7,w1,B); and(w11,w2,w10); and(w13,w1,C); and(w17,w2,w16); and(w19,w1,D); and(w23,w2,w22); or(w6,w3,w5); or(w12,w7,w11); or(w18,w13,w17); or(w24,w19,w23); vr74x74 U1 (D[0], CLK, 1, CLR_L, Q[0], QN[0]); vr74x74 U2 (D[1], CLK, 1, CLR_L, Q[1], QN[1]); vr74x74 U3 (D[2], CLK, 1, CLR_L, Q[2], QN[2]); vr74x74 U4 (D[3], CLK, 1, CLR_L, Q[3], QN[3]); endmodulemoduleVr74x163(CLK,CLR_L,LD_L,ENP ,ENT,D,Q,RC O);input CLK,CLR_L,LD_L,ENP ,ENT; input [3:0]D;output [3:0]Q;output RCO;wirew1,w2,w3,w4,w5,w6,w7,w8,w9,w10; wirew11,w12,w13,w14,w15,w16,w17,w18,w19,w20;wire w21,w22,w23,w24,w25,w26;wire CK;wire CLR;wire [3:0]QN;wire CLK1;buf(CLK1,CLK);not(CLR,CLR_L);not(w8,QN[0]);nor(w14,QN[1],QN[0]);nor(w20,QN[2],QN[1],QN[0]); and(w25,ENP ,ENT);and(w9,w8,w25);and(w15,w14,w25);3位LFSR计数器顶层设计模块module lfsr_8_main(input CLK ,input RESET ,output LED2 , LED1 , LED0);wire CLK_1Hz ;counter_100M u1( CLK , CLK_1Hz ) ;LFSR_8 u2(CLK_1Hz , RESET , LED2 , LED1 , LED0 );endmodule仿真结果如下图所示八、实验结论：边沿D触发器负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。

移位寄存器D、2D、1D、0D为并行输入端；3Q、2Q、1Q、0Q为并行输出端；RS为右移串行输入端；LS为左移串行输入端1S、0S为操作模式控制端；RC为直接无条件清零端；CP为时钟脉冲输入端。

74LS194有5种不同操作模式：并行送数寄存；右移(方向由3Q→0Q)；左移(方向由0Q→3Q)；保持及清零。

对于同步计数器，由于时钟脉冲同时作用于各个触发器，克服了异步触发器所遇到的触发器逐级延迟问题，于是大大提高了计数器工作频率，各级触发器输出相差小，译码时能避免出现尖峰；但是如果同步计数器级数增加，就会使得计数脉冲的负载加重。

九、总结及心得体会：在这此次试验中，根据边沿D触发器74x74的原理图编写设计和仿真模块；根据通用移位寄存器74x194的原理图编写设计和仿真模块；采用1片74x194和其它小规模逻辑门设计3位LFSR计数器，编写设计和仿真了模块；根据4位同步计数器74x163的原理图编写设计和仿真了模块；将输入为100MHz的系统时钟采用7片74x163和其它小规模逻辑门设计了1Hz的数字信号；在FPGA开发板上调试了3位LFSR计数器。

十、对本实验过程及方法、手段的改进建议：无报告评分：指导教师签字：。

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