第三章 组合逻辑电路习题参考答案
3组合逻辑电路习题解答
3组合逻辑电路习题解答 33自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ，与以前的输入信号 无关 。
2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。
3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。
输入输出均为低电平有效。
当输入7I 6I 5I …0I 为11010101时，输出2Y 1Y 0Y 为 010 。
4．3线—8线译码器74HC138处于译码状态时，当输入A 2A 1A 0=001时，输出07Y ~Y = 11111101 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。
7．一位数值比较器，输入信号为两个要比较的一位二进制数，用A 、B 表示，输出信号为比较结果：Y (A ＞B ) 、Y (A ＝B )和Y (A ＜B )，则Y (A ＞B )的逻辑表达式为B A 。
8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。
9．多位加法器采用超前进位的目的是简化电路结构 × 。
（√，× ） 10．组合逻辑电路中的冒险是由于 引起的。
A ．电路未达到最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？A ．在输出级加正取样脉冲B ．在输入级加正取样脉冲C ．在输出级加负取样脉冲D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时，输出可能有竞争冒险。
A ．01→10B ．00→10C ．10→11D ．11→0113．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。
A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着相同的基本电路结构形式。
3组合逻辑电路习题解答
3组合逻辑电路习题解答 33自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ，与以前的输入信号 无关 。
2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。
3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。
输入输出均为低电平有效。
当输入7I 6I 5I …0I 为11010101时，输出2Y 1Y 0Y 为010 。
4．3线—8线译码器74HC138处于译码状态时，当输入A 2A 1A 0=001时，输出07Y ~Y = 11111101 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。
7．一位数值比较器，输入信号为两个要比较的一位二进制数，用A 、B 表示，输出信号为比较结果：Y (A ＞B ) 、Y (A ＝B )和Y (A ＜B )，则Y (A ＞B )的逻辑表达式为B A 。
8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。
9．多位加法器采用超前进位的目的是简化电路结构 × 。
（√，× ） 10．组合逻辑电路中的冒险是由于 引起的。
A ．电路未达到最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？A ．在输出级加正取样脉冲B ．在输入级加正取样脉冲C ．在输出级加负取样脉冲D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时，输出可能有竞争冒险。
A ．01→10B ．00→10C ．10→11D ．11→0113．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。
A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着相同的基本电路结构形式。
第3章组合逻辑电路习题解答
第3章组合逻辑电路习题解答复习思考题3-1组合逻辑电路的特点？从电路结构上看，组合电路只由逻辑门组成，不包含记忆元件，输出和输入之间无反馈。
任意时刻的输出仅仅取决于该时刻的输入，而与电路原来的状态无关，即无记忆功能。
3-2什么是半加？什么是全加？区别是什么？若不考虑有来自低位的进位将两个1位二进制数相加，称为半加。
两个同位的加数和来自低位的进位三者相加，称为全加。
半加是两个1位二进制数相加，全加是三个1位二进制数相加。
3-3编码器与译码器的工作特点？编码器的工作特点：将输入的信号编成一个对应的二进制代码，某一时刻只能给一个信号编码。
译码器的工作特点：是编码器的逆操作，将每个输入的二进制代码译成对应的输出电平。
3-4用中规模组合电路实现组合逻辑函数是应注意什么问题？中规模组合电路的输入与输出信号之间的关系已经被固化在芯片中，不能更改，因此用中规模组合电路实现组合逻辑函数时要对所用的中规模组合电路的产品功能十分熟悉，才能合理地使用。
3-5什么是竞争-冒险？产生竞争-冒险的原因是什么？如何消除竞争-冒险？在组合逻辑电路中，当输入信号改变状态时，输出端可能出现虚假信号----过渡干扰脉冲的现象，叫做竞争冒险。
门电路的输入只要有两个信号同时向相反方向变化，这两个信号经过的路径不同，到达输入端的时间有差异，其输出端就可能出现干扰脉冲。
消除竞争-冒险的方法有：接入滤波电容、引入选通脉冲、修改逻辑设计。
习题3-1试分析图3.55所示各组合逻辑电路的逻辑功能。
解：(a)图(1)由逻辑图逐级写出表达式：Y(AB)(CD)(2)化简与变换：令Y1ABY2CD则YY1Y2(4)分析逻辑功能：由真值表可知，该电路所能完成的逻辑功能是：判断四个输入端输入1的情况，当输入奇数个1时，输出为1，否则输出为0。
(b)图(1)由逻辑图逐级写出表达式：BA(2)化简与变换：Y=1由此可见，无论输入是什么状态，输出均为1 3-2试分析图3.56所示各组合逻辑电路的逻辑功能，写出函数表达式。
3组合逻辑电路习题解答
自我检测题1．组合逻辑电路任何时刻的输出信号.与该时刻的输入信号 有关 .与以前的输入信号 无关 。
2．在组合逻辑电路中.当输入信号改变状态时.输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。
3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I .输出为2Y 1Y 0Y 。
输入输出均为低电平有效。
当输入7I 6I 5I …0I 为11010101时.输出2Y 1Y 0Y 为010 。
4．3线—8线译码器74HC138处于译码状态时.当输入A 2A 1A 0=001时.输出07Y ~Y = 11111101 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。
7．一位数值比较器.输入信号为两个要比较的一位二进制数.用A 、B 表示.输出信号为比较结果：Y (A ＞B ) 、Y (A ＝B )和Y (A ＜B ).则Y (A ＞B )的逻辑表达式为B A 。
8．能完成两个一位二进制数相加.并考虑到低位进位的器件称为 全加器 。
9．多位加法器采用超前进位的目的是简化电路结构 × 。
（√.× ） 10．组合逻辑电路中的冒险是由于 引起的。
A ．电路未达到最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同 11．用取样法消除两级与非门电路中可能出现的冒险.以下说法哪一种是正确并优先考虑的？A ．在输出级加正取样脉冲B ．在输入级加正取样脉冲C ．在输出级加负取样脉冲D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时.输出可能有竞争冒险。
A ．01→10B ．00→10C ．10→11D ．11→0113．译码器74HC138的使能端321E E E 取值为 时.处于允许译码状态。
A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着相同的基本电路结构形式。
3组合逻辑电路习题解答
自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ，与以前的输入信号 无关 。
2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。
3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。
输入输出均为低电平有效。
当输入7I 6I 5I …0I 为时，输出2Y 1Y 0Y 为 010 。
4．3线—8线译码器74HC138处于译码状态时，当输入A 2A 1A 0=001时，输出07Y ~Y = 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。
7．一位数值比较器，输入信号为两个要比较的一位二进制数，用A 、B 表示，输出信号为比较结果：Y (A ＞B ) 、Y (A ＝B )和Y (A ＜B )，则Y (A ＞B )的逻辑表达式为B A 。
8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。
9．多位加法器采用超前进位的目的是简化电路结构 × 。
（√，× ） 10．组合逻辑电路中的冒险是由于 引起的。
A ．电路未达到最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？A ．在输出级加正取样脉冲B ．在输入级加正取样脉冲C ．在输出级加负取样脉冲D ．在输入级加负取样脉冲 12．当二输入与非门输入为 变化时，输出可能有竞争冒险。
A ．01→10B ．00→10C ．10→11D ．11→01 13．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。
A ．011 B ．100 C ．101 D ．010 14．数据分配器和 有着相同的基本电路结构形式。
(完整)3组合逻辑电路习题解答
(完整)3组合逻辑电路习题解答自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ,与以前的输入信号 无关 。
2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。
3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。
输入输出均为低电平有效。
当输入7I 6I 5I …0I 为11010101时，输出2Y 1Y 0Y 为 010 .4．3线—8线译码器74HC138处于译码状态时,当输入A 2A 1A 0=001时，输出07Y ~Y = 11111101 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。
7．一位数值比较器,输入信号为两个要比较的一位二进制数,用A 、B 表示，输出信号为比较结果：Y (A ＞B )、Y (A ＝B )和Y (A ＜B )，则Y (A ＞B ）的逻辑表达式为B A 。
8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。
9．多位加法器采用超前进位的目的是简化电路结构 × 。
(√，× ） 10．组合逻辑电路中的冒险是由于 引起的。
A ．电路未达到最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？ A ．在输出级加正取样脉冲 B ．在输入级加正取样脉冲 C ．在输出级加负取样脉冲 D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时，输出可能有竞争冒险。
A ．01→10B ．00→10C ．10→11D ．11→01 13．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。
A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着相同的基本电路结构形式。
第3章组合逻辑电路习题答案
第 3 章 组合逻辑电路3.1 试分析图 3.59 所示组合逻辑电路的逻辑功能，写出逻辑函数式，列出真值表，说明电路完成的逻辑功能。
A =1 =1L 1A1 ≥1L 1A =1B BC≥1=1L&&L 2C =1L 2≥1&B1L 3D(a) (b) (c)图 3.59题 3.1图解：由逻辑电路图写出逻辑函数表达式： 图 a ： L A BC D图 b ：L 1A B CL 2( )(A B )ABCA BAB C图 c ： L 1ABABL 2ABABABABL 3ABAB由逻辑函数表达式列写真值表：A B C D L 0 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 1 00 1 1 0 0A BC L 1 L 20 1 1 1 10 0 0 0 01 0 0 0 11 0 0 1 0 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 A B L 1 L2 L 31 0 1 1 10110 11 0 0 1 0 0 0 0 1 0 1 1 0 0 01 1 0 1 1 1 0 1 0 1 0 1 0 0 1 11 1 0 1 1 1 0 0 1 1 0 1 0 01111111 11111由真值表可知：图 a 为判奇电路，输入奇数个 1 时输出为 1；图 b 为全加器 L 1 为和，L 2 为进位；图 c 为比较器 L 1 为 1 表示 A>B ， L 2 为 1 表示 A=B, L 3 为 1 表示 A<B.3.3 设有四种组合逻辑电路，它们的输入波形（ A 、 B 、 C 、D ）如图 3.61 所示，其对应的输出波形分别为 W 、 X 、 Y 、 Z ，试分别写出它们逻辑表达式并化简。
输入ABCD输出WXYZ图 3.61题 3.3图解：BACBABABADC ABAD C B 0111100001111000011110DC00DC DC0010011001101111DC A0111CBA0111 DCB CB 1111111111110111DC A1011101DC A D B1W DC A C B DC A CBA X D B B A DC A CBA Y DC B DCB DC A 输入ABCD输出WXYZW( DCBA )(3,4,5,6,8,10,11,12,13) DC A DC A CBA C BBA00011110DC0001111DCB 11111CA DBA 1011DBA Z DCB CA DBA D BAX ( DCBA )(0,2,4,7,8,9,12,13,15) BA DB CBA DC AY(DCBA )(0,1,6,7,8,10) DCB DCB DC AZ (DCBA )(5,6,7,8,11,12,13,15)CA DBA DBA DCB3.4X 、Y 均为四位二进制数，它们分别是一个逻辑电路的输入和输出。
3组合逻辑电路习题解答
自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ，与以前的输入信号 无关 。
2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。
3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。
输入输出均为低电平有效。
当输入7I 6I 5I …0I 为时，输出2Y 1Y 0Y 为 010 。
4．3线—8线译码器74HC138处于译码状态时，当输入A 2A 1A 0=001时，输出07Y ~Y = 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。
7．一位数值比较器，输入信号为两个要比较的一位二进制数，用A 、B 表示，输出信号为比较结果：Y (A ＞B ) 、Y (A ＝B )和Y (A ＜B )，则Y (A ＞B )的逻辑表达式为B A 。
8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。
9．多位加法器采用超前进位的目的是简化电路结构 × 。
（√，× ） 10．组合逻辑电路中的冒险是由于 引起的。
A ．电路未达到最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？A ．在输出级加正取样脉冲B ．在输入级加正取样脉冲C ．在输出级加负取样脉冲D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时，输出可能有竞争冒险。
A ．01→10B ．00→10C ．10→11D ．11→0113．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。
A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着相同的基本电路结构形式。
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第三章 组合逻辑电路思考题与习题参考答案： [题3-1]解：图P3-1：21,F F 真值表如表D3-1所示。
表D3-1ABC C B A F ABC F +==21,[题3-2]解：图P3-2(a)因为B A AB A F ==1 A B AB B F ==3 A B B A F +=2 (a) 图是一位数值比较器 (b) 1111)(----⊕⊕=++=⋅⊕=i i i i iC B A S AC BC AB AB B A C C所以(b)图是一位全加器[题3-3]解：图P3-3：21,F F 真值表如表D3-2、表D3-3所示表D3-2表D3-311001B A B A F ⊕+⊕= D C B A F ⊕⊕⊕=2所以图P3-3(a)逻辑电路图是2位二进制数等值比较器，当0101B B A A =时，输出11=F 否则01=F图P3-3(b)逻辑电路图是输入信号A 、B 、C 、D 中含有偶数个0时，输出12=F 否则01=F[题3-4]解：设4变量为A 、B 、C 、D ，输出为F ，根据题意，列真值表如表D3-4所示。
表D3-4根据真值表画卡诺图如图D3-1所示。
图D3-1DCBABDCAA++++++=F+CBAABBCDDDBCDADCABDCABC先构成CDA⋅BA⋅⋅,，然后构成F,⋅,BDCDCADCBAB逻辑图如图D3-3所示。
图D3-2[题3-5]解：设输入信号为012,,A A A ；输出信号为012,,F F F 。
根据题意列真值表如表D3-5所示。
表D3-5可以用异或门实现。
001122,,A C F A C F A C F ⊕=⊕=⊕=逻辑电路图如图D3-3所示。
图D3-3[题3-6]解：根据题意列真值表如表D3-6所示：表D3-6根据真值表画卡诺图如图D3-4所示2A C2F 1A 0A C1F 0F图D3-4化简后表达式为：AC AB BC C B A F +++= 逻辑图如图图D3-5[题3-7]解：根据题意，有两输入01A A ，有4输出0123Y Y Y Y (1)列真值表如表3-7所示：表D3-7根据真值表写出表达式：1,,,001112013=⊕===Y A A Y A Y A AY逻辑图如图D3-6所示。
图D3-6(2) 列真值表如表3-8所示：表D3-8A 13Y 0A 2Y 1Y 0Y 1根据真值表写出表达式：0010123,0,,0A Y Y A A Y Y ====逻辑图如图D3- 7所示。
图D3-7[题3-8]解：根据题意，有4个输入信号0123A A A A ，1个控制信号C ，20103有4输出0123Y Y Y Y 。
列出真值表如表D3-9所示。
表D3-9根据真值表画卡诺图如图D3-8所示。
Y Y Y Y C=0图D3-8根据卡诺图写出表达式：)()()()()(0120230300011203010110301202120122021233A A A A A A A A C A C Y A A A A A A C A A A A C Y A A A A A C A A A A A A A C Y A A A A A Y +++=++++=++++=++=画出逻辑图如图3-9所示。
图D3-9[题3-9]解：根据题意，有4个输入信号0123A A A A ，有1个输出Y 。
列出真值表如表D3-10所示表D3-103A 2A 1A 0A C用卡诺图化简如图3-10所示。
图D3-10化简后表达式为：13A A Y += 逻辑电路图为如图3-11Y31Y图D3-11[题3-10]解：根据题意，有5个输入信号01234A A A A A ，有3个输出信号Z Y X 。
根据真值表直接写出表达式：1234A A A A X +++=，034A A A Y ++=,024A A A Z ++=，电路图如图D3-12所示。
图D3-12[题3-11]解：根据题意，有3个输入信号012A A A ，有6个输出信号012345Y Y Y Y Y Y 。
根据真值表，直接写表达式：12012501201240120123012012201201210120120,,,,A A A A A A Y A A A A A A Y A A A A A A Y A A A A A A Y A A A A A A Y A A A A A A Y ============逻辑电路图如图D3-13所示。
1234034024Y图D3-13[题3-12]解：根据题意，有4个输入信号0123A A A A ，有1个输出信号D 。
列出真值表如表D3-11所示。
2A 1A 0A用卡诺图化简如图3-14所示图D3-14表达式为：023130313023130313A A A A A A A A A A A A A A A A A A D ⋅⋅⋅=+++=电路图如图D3-15所示。
3210图D3-15[题3-13]解：根据题意，输入地址应为6位。
设输入地址码为012345A A A A A A ，所设计的逻辑电路图如图D3-16所示。
图D3-16[题3-14]解：设输入编码为0123A A A A ，输出编码为0123B B B B 。
所设计的逻辑电路图如图D3-17所示。
Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y 5433210B B B B图D3-17[题3-15]解：根据74LS151功能真值表作出Y 波形图如图D3-18所示。
图D3-18[题3-16]解：（1）选取A,B,C 作为地址选择输入端，将函数写成标准与或式：ABCC AB C B A C B AD CDB A CD B AC B A ABC C AB C B A F +++⋅=++++=),,(1逻辑电路图如图D3-19所示S 2A 1A 0A Y图D3-19（2）选取A,B,C 作为地址选择输入端，将函数写成标准与或式：ABCD C AB D C B A D BC A D C B A D C B A D C B A F ⋅+⋅+⋅+⋅+⋅+⋅=),,(2逻辑电路图如图D3-20所示1 1 1 0 0 0 D 0图D3-20[题3-17]解：选取A,B 作为地址选择输入端，将函数写成标准与或式：ABB AC B A C B A C BA CB AC B A C AB C B A C AB C B A F AB C B A B A C AB C B A C B A C B A C B A F +⋅+⋅+⋅=⋅+⋅+⋅+⋅+⋅+⋅=⋅++⋅=⋅+⋅+⋅+⋅=),(),(21逻辑电路图如图D3-21所示D 0D DD 01F 2F图D3-21[题3-18]解：根据题意，设输入的4位二进制数为0123A A A A ,输出的8421BCD 码0123B B B B 为所设计逻辑电路图如图D3-22所示。
图D3-22[题3-19]解：根据题意，设A,B,C 对应编码输入012,,A A A ，∑=m C B A F )4,3,0(),,(2所设计逻辑电路图如图D3-23所示。
123A A A A 0123B B B B 0 0 11F 2F图D3-23[题3-20]解：根据题意，所设计逻辑电路图如图D3-24所示。
图D3-24[题3-21]解：根据题意，所设计逻辑电路图如图D3-25所示。
4567A A A A 4567B B B B 0123A A A A 0123B B B B 0 1 0BA B A B A <=>891011A A A A 891011B B B BD D D D 1A 01D 2D 3D 0A Y4D 56D 7D 8D 9D 10D 1213D 14D图D3-25 [题3-22]解：（1）有冒险，函数应改为BC+F+=CAAB1（2）有冒险，函数应改为AC=F+BA2（3）无冒险（4）有冒险，函数应改为ABC D B ACD F ++=4 [题3-23]解：(1)卡诺图如图图D3-26D C B D C A BD D C B A D C B A F ++++=1（2）卡诺图如图D3-27图D3-27D C B A D C D C A D B F+++=2（3）卡诺图如图D3-28F图D3-28 BCF+A+=+D++ABCBCADDBDCA3（4）卡诺图如图D3-29 Array图D3-29+F+++=CCBBDBABDD4。