电子科技大学数字电路期末考试样题

合集下载

数字电路2011期末考试题-参考解答

电子科技大学2010 -2011学年第二学期期末考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式：闭卷考试日期：20 11 年7 月7 日考试时长：_120___分钟课程成绩构成：平时30 %，期中30 %，实验0 %，期末40 %本试卷试题由__六___部分构成，共__6___页。

I. Fill your answers in the blanks(2’ X 10=20’)1. A parity circuit with N inputs need N-1XOR gate s. If the number of “1” in an N logic variables set, such as A、B、C、…W, is even number, then__________A B C W⊕⊕⊕⋅⋅⋅⋅⊕=0 .2. A circuit with 4 flip-flops can store 4bit binary numbers, that is, include 16 states at most.3. A modulo-20 counter circuit needs 5 D filp-flops at least. A modulo-288 counter circuit needs 3 4-bit counters of 74x163 at least.4. A 8-bit ring counter has 8 normal states. If we want to realize the same number normal states, we need a 4bit twisted-ring counter.5. If the input is 10000000 of an 8 bit DAC, the corresponding output is 5v. Then an input is 00000001 to the DAC, the corresponding output is 5/128 (0.0391) V; if an input is 10001000, the corresponding DAC output is 5.3125V.II. Please select the only one correct answer in the following questions.(2’ X 5=10)B ) chips of 4K ⨯4 bits RAM to form a 16 K ⨯ 8 bits RAM.A) 2 B) 8 C) 4 D) 162. To design a "01101100" serial sequence generator by shift registers, we need a( A)-bit shift register as least.A) 5 B) 4 C) 3 D) 63. For the following latches or flip-flops, ( B) can be used to form shift register.A) S-R latch B) master-slave flip-flop C) S-R latch with enable D) S’-R’ latch4. Which of the following statements is correct? ( C )A) The outputs of a Moore machine depend on inputs as well as the states.B) The outputs of a Mealy machine depend only on the states.C) The outputs of a Mealy machine depend on inputs as well as the states. D) A), B), C) are wrong.5. There is a state/output table of a sequential machine as the table 1, what the input sequences isdetected? ( D )A) 11110 B) 11010 C) 10010 D) 10110Table 1III.Analyze the sequential-circuit as shown in figure 1. [15’]1. Write out the excitation equations, transitionequations and output equation. [5’]2. Assume the initial state is Q 2Q 1=00, complete thetiming diagram for Q 2 ,Q 1 and Z.( Don ’t need consider propagation delay of each component)[10’]Figure-1解答：激励方程: D 1=Q 1⊕Q 2，D 2= Q /1+ Q /2转移方程：Q 1 *= D 1=Q 1⊕Q 2，Q 2 *=D 2= Q /1+ Q /2 输出方程：Z= Q 1•Q 2IV. Design a Mealy sequential detector with one input x and one output z. If and only if xdescribe the state meaning and finish the state/output table. [15] Example ： x ：0 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 z ：0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1XState meaningS 0 1 Initial A A,0 B,0 Received 1 B C,0 D,0 Received 10 C E,0 B,0 Received 11 D C,0 F,0 Received 100 E A,0 B,1 Received 111 F C,0F,1S*,ZV. Analyze the circuit as shown below, which contains a 74x163 4-bit binary counter, a 74x138[15’] ’ output F. [5’]2. Write out the sequence of states for the 74x161 in the circuit. [7’]3. Describe the modulus(模) of the circuit. [3’]解答：F=D2=Y6/=(QDQCQBQA /)/ 状态序列：0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,0,1,2，… M=15VI.the state transition sequence is 0→2→4→1→3→0→…with the binary code. 1. Fill out the transition/output table. [8’]2. Write out the excitation equations and output equation. [4’]3. List the complete transition/output table, and check the self-correct. [3’] transition/output table ： 74X161的功能表输入当前状态下一状态输出CLR_L LD_L ENT ENP QD QC QB QA QD* QC* QB* QA* RCO 0 X X X X X X X 0 0 0 0 1 0 X X X X X X D C B A 1 1 0 X X X X X QD QC QB QA 1 1 X 0 X X X X QD QC QB QA 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 1 0 1 1 1 1 0 0 1 0 0 0 1 1 1 1 1 1 0 0 1 1 0 1 0 0complete transition/output table:输出方程：Z=Q1Q0检查自启动：当Q2Q1Q0=101，可得下一状态为001；当Q2Q1Q0=110，可得下一状态为101；当Q2Q1Q0=111，可得下一状态为001。

电子科大数字电路期末试题半期测验

电子科大数字电路期末试题半期测验————————————————————————————————作者：————————————————————————————————日期：电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分一二三四五六七八九十合计一、选择填空题（单选、每空2分，共30分）1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

电子科大数字电路,期末试题101102半期考试试卷-答案

电子科技大学二零零九年至二零一零学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期2011年4月23日一二三四五六七八九十总分评卷教师I. To fill the answers in the “( )” (2’ X 19=38)1. [1776 ]8 = ( 3FE )16 = ( 1111111110 )2= ( 1000000001 ) Gray .2. (365)10 = ( 001101100101 )8421BCD＝( 001111001011 ) 2421 BCD.3.Given an 12-bit binary number N. if the integer’s part is 9 bits and the fraction’s part is 3 bits ( N = a8 a7 a6 a5 a4 a3 a2 a1 a0 . a-1 a-2 a-3), then the maximum decimal number it can represent is ( 511.875 ); the smallest non-zero decimal number it can represent is ( 0.125 ).4. If X’s signed-magnitude representation X SM is（110101）2, then it’s 8-bit two’s complement representation X2’s COMP is( 11101011 ) , and (–X)’s 8-bit complement representation (–X) 2’s COMP is ( 00010101 )2 .5. If there are 2011 different states, we need at least ( 11 ) bits binary code to represent them.6.If a positive logic function expression is F=AC’+B’C(D+E)，then the negative logic function expression F = ( (A+C’)(B’+(C+DE)) ).7. A particular Schmitt-trigger inverter has V ILmax = 0.7 V, V IHmin = 2.1 V, V T+= 1.7 V, and V T-= 1.3 V, V OLmax=0.3V, V OHmin=2.7V. Then the DC noise margin in the HIGH state is ( 0.6V ), the hysteresis is ( 0.4V ). 8.The unused CMOS NAND gate input in Fig. 1 should be tied to logic ( 1 ).Fig.1Circuit of problem I-89. If number [ A ] two’s-complement =11011001and [ B] two’s-complement=10011101 , calculate[-A-B ]two’s-complement, [-A+B ]two’s-complement and indicate whether or not overflow occurs.[-A-B ] two’s-complement=[ 10001010 ], overflow: [ yes ][-A+B ] two’s-complement=[ 11000100 ], overflow: [ no ].10.The following logic diagram Fig.2 implements a function of 3-variable with a 74138. The logic function can be expressed as F (A,B,C) = ∑A,B,C ( 0,1,2 ).Fig.2 Circuit of problem I-10II. There is only one correct answer in the following questions.(3’ X 9 = 27)1. Which of the following Boolean equations is NOT correct? ( B )A) A+0=A B) A1 = AC) D)2. Suppose A2’s COMP =（1011），B2’s COMP =（1010），C2’s COMP =（0010）. In the following equations, the most unlikely to produce overflow is（ C ）。

2020秋西安电子科技大学《数字逻辑电路》大作业期末试题及答案

学习中心/函授站_姓名学号西安电子科技大学网络与继续教育学院2020 学年下学期《数字逻辑电路》期末考试试题（综合大作业）题号一二三四总分题分30 10 30 30得分考试说明：1、大作业试题于2020 年10 月15 日公布：（1）毕业班学生于2020 年10 月15 日至2020 年11 月1 日在线上传大作业答卷；（2）非毕业班学生于2020 年10 月22 日至2020 年11 月8 日在线上传大作业答卷；（3）上传时一张图片对应一张A4 纸答题纸，要求拍照清晰、上传完整；2、考试必须独立完成，如发现抄袭、雷同均按零分计；3、答案须用《西安电子科技大学网络与继续教育学院标准答题纸》手写完成，要求字迹工整、卷面干净。

一、单项选择题（每小题2 分，共40 分）1、下列各数中与十进制数101 不相等的数是（ D ）。

A．（0100 0011 0100）余3BCD B．（141）8C．（1100101）2D．（66）162、八进制数（35）8的8421BCD 是（ B ）。

A．0011 1000B．0010 1001C．0011 0101D．0010 11003、为使与非门输出为1 则输入（ A ）。

A．只要有0 即可B．必须全为0C．必须全为1D．只要有1 即可4、函数F AC BC AB与其相等的表达式是（ B ）。

A．BC B．C+AB C．AC AB D．AB5、使函数F AB AC BC 等于 0 的输入 ABC 的组合是（ C ）。

A ．ABC=111 B ．ABC=110 C ．ABC=100 D ．ABC=0116、四变量的最小项ABCD 的逻辑相邻项是（ A ）。

A ．ABCDB ．ABCDC ．ABCD D ．ABCD 7、函数 F ABC B .C (A D )BC 的对偶式是（ C ）。

A ．G (A B C )(B C )(AD B C )B ．G A BC (B C )ADB CC ．G A B C (B C )(AD B C )D ．G A BC (B C )AD B C8、FA B C ADE BDE ABC 的最简式为（ A ）。

数字电子期末考试题及答案

数字电子期末考试题及答案一、选择题（每题2分，共20分）1. 在数字电路中，最基本的逻辑关系有几种？A. 2种B. 3种C. 4种D. 5种答案：B2. 以下哪个不是基本的逻辑门？A. AND门B. OR门C. NOT门D. XOR门答案：D3. 一个触发器可以存储多少位二进制信息？A. 1位B. 2位C. 3位D. 4位答案：A4. 以下哪个是组合逻辑电路的特点？A. 输出状态与输入状态有关B. 输出状态与输入状态无关C. 输出状态只与当前输入状态有关D. 输出状态只与过去输入状态有关答案：A5. 以下哪个是时序逻辑电路的特点？A. 输出状态与输入状态有关B. 输出状态与输入状态无关C. 输出状态只与当前输入状态有关D. 输出状态与当前输入状态和过去输入状态都有关答案：D二、填空题（每空2分，共20分）6. 数字电路中，最基本的信号类型是______和______。

答案：数字信号；模拟信号7. 一个完整的数字系统通常由______和______两部分组成。

答案：硬件；软件8. 在数字电路中，常用的计数器类型有二进制计数器、______计数器等。

答案：十进制9. 一个8位的寄存器可以存储______个二进制位。

答案：810. 在数字电路中，信号的频率越高，其传输的______也越高。

答案：数据量三、简答题（每题10分，共30分）11. 简述数字电路与模拟电路的主要区别。

答案：数字电路处理的是离散的数字信号，而模拟电路处理的是连续的模拟信号。

数字电路具有更高的抗干扰能力，且易于实现大规模集成。

模拟电路则在信号处理的精度和连续性上有优势。

12. 解释什么是触发器，并简述其在数字电路中的作用。

答案：触发器是一种具有记忆功能的电路元件，可以存储一位二进制信息。

在数字电路中，触发器常用于存储中间结果，实现寄存器、计数器等功能。

13. 描述数字电路中同步计数器和异步计数器的区别。

答案：同步计数器的时钟信号同时控制所有触发器的时钟输入，而异步计数器的触发器时钟输入是独立控制的。

电子技术应用实验(数字电路综合实验)_电子科技大学中国大学mooc课后章节答案期末考试题库2023年

电子技术应用实验2（数字电路综合实验）_电子科技大学中国大学mooc课后章节答案期末考试题库2023年1.用数字示波器双踪测量不同频率的相关信号时，应选哪个信号为触发源？参考答案:频率低的信号2.约束文件中“set_property PULLDOWN true [get_ports {col[3]}]”是？参考答案:将第3列下拉至低电平3.若工程中只使用矩阵键盘中的一个按键,则参考答案:可以不需要按键扫描4.在本次实验示例中，将行列式键盘的行值定义为参考答案:输出信号5.如果要求不仅能显示16进制数，还要包括"-"，那么显示译码器接收的数据至少应为参考答案:5位6.实现6位数码管动态显示16进制数时，可以不改写哪部分的代码？参考答案:显示译码器部分7.如果你要在一个工程中添加自定义的IP核，首先应在Project manager中点击参考答案:Settings8.IP核的意思是参考答案:知识产权核9.如果实现5位数码管动态显示，则电路中计数器的位数至少为参考答案:310.所介绍的555多谐振荡器电路中，振荡周期的改变与（）有关。

参考答案:电容C_电阻R2_电阻R111.所介绍的555多谐振荡器电路中，占空比的改变与（）无关。

参考答案:电容C12.对于本次实验中的多谐振荡器电路，若要实现其输出矩形波的振荡频率约为160Hz，占空比约为89%。

所选择的电阻R1和R2的比值约为（）。

参考答案:7:113.对于本次实验中的多谐振荡器电路，若要实现其输出矩形波的振荡频率约为4700Hz，可供选择的电阻R1和R2值约为10千欧姆，则电容C应选取（）。

参考答案:0.01微法14.所介绍的555多谐振荡器电路中，当VCC（引脚8端）为9V，电压控制端（引脚5）悬空，则该多谐振荡器Vc（2、6脚）处三角波的幅度大约为（）。

参考答案:3V15.用视频中介绍的方法产生占空比为50%的分频信号输出，将50MHz信号分频为2KHz，如果计数器计数值从0依次加一到999循环，那么输出频率为？参考答案:25KHz16.假如clr是清零端，通过语句always@(posedge CP or posedge clr)，可以知道clr是哪一种清零？参考答案:异步清零17.在过程块中哪种赋值语句必须按照编写顺序依次执行？参考答案:阻塞式赋值18.非阻塞式赋值的赋值运算符是？参考答案:<=19.在always块中，应该采用哪种赋值？参考答案:过程赋值20.在verilog语言中，下面哪个符号不能用作设计源文件或约束文件里的注释符号？参考答案:*21.本实验中门电路构成的单稳触发器输出信号的脉冲幅度和以下哪些因素有关？参考答案:门电路的电源电压_最后一个与非门的器件类型22.根据实验电路中给出的参数，这个单稳触发器最大定时时间可能是？参考答案:约4uS23.本实验中门电路构成的单稳触发器电路对输入信号的触发条件为？参考答案:下降沿触发24.施密特触发器和单稳态触发器都可以对脉冲实现整形，这两种电路对脉冲整形后，那种电路可以得到相同的脉宽？参考答案:单稳态触发器25.在Verilog语言中关于if-else语句说法不正确的是？参考答案:有一条if语句就有一条对应的else语句26.实验开发板的时钟为50MHZ，实验中要求设计的计数器时钟为5HZ，则分频器的分频比应为多少？采用实验介绍的分频方法，verilog语句中的分频计数范围应设为多少？参考答案:10M, 0~499999927.在本实验内容一的顶层模块连接图中，对应模块u2正确的例化语句应该是？参考答案:counter10 u2(。

电子科大数字电路_期末试题0708_2半期考试

电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A )A. ( 0.0111 ) 2B. ( 0.1001 ) 2C. ( 0.0101 ) 2D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

A. （ 1 ）B. （ 2 ）C. （ 3 ）D.（ 4 ）1-8．设A 补=（1001），B 补=（1110），C 补=（0010），在下列4种补码符号数的运算中，最不可能产生溢出的是（ D ）A. [A-C]补B. [B-C]补C. [A+B]补D. [B+C]补 1-9．能够实现“线与”的CMOS 门电路叫（ D ）A. （与门）B. （或门）C. （集电极开路门）D. （漏极开路门） 1-10．CMOS 三输入或非门的实现需要（ C ）个晶体管。

1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。

图1
一、填空题
1．五个变量构成的所有最小项之和等于 ( )。

2．已知某数的二进制原码表示为 ( 110110) 2 , 则其对应的8-bit 补码表示为 ( )2。

3．已知∑=C B A F
,,)3,0(，则∑='C B A F ,,（）。

4．要使D 触发器按'*Q Q =工作，则D 触发器的输入D=（）。

5．用移位寄存器产生1101010序列，至少需要（）位的移位寄存器。

二、单项选择题：
1. 若要将一异或门当作反相器（非门）使用，则输入端A 、B 端的连接方式是（）。

A. A 或B 中有一个接“0”
B. A 或B 中有一个接“1”
C. A 和B 并联使用
D. 不能实现 2．组合电路的竞争冒险是由于（）引起的。

A. 电路不是最简
B. 电路有多个输出
C. 电路中使用不同的门电路
D. 电路中存在延时
3．某一逻辑函数真值表确定后，下面描述该函数逻辑功能的表达式中，具有唯一性的是（）。

A ．该逻辑函数的最简与或式
B ．该逻辑函数的积之和标准型
C ．该逻辑函数的最简或与式
D ．该逻辑函数的和之积式
4．若最简状态转换表中，状态数为n ，则所需状态变量数K 为（）的整数．
A ．n K 2log =
B ．n K 2log <
C ． n K 2log ≥
D ． n K 2log ≤
5．某计数器的状态转换图如图1所示，其该计数器的模为（）。

A ．八 B. 五 C. 四 D. 三
三、组合电路分析：
1．求逻辑函数
Z Y X Y X Z X F ⋅'⋅+⋅+⋅'= 的最简积之和表达式。

2．已知逻辑函数∑=Z Y X F
,,)7,5,1(，请写出该函数的标准和（最小项之和）表达式：
3．找出逻辑表达式X W Y W F ⋅+'⋅'=对应的电路的所有静态冒险。

四、组合电路设计：
1、试用一片三输入八输出译码器74X138和适当的与非门实现函数：
画出电路连接图。

译码器如右图所示。

2、一个多路复用器，具有4个2位输入总线P 、Q 、R 、T ，3个选择输入端S2~S0根据表1选定4个输入总线中的一个来驱动2位输出总线Y 。

如图2所示，可以使
用一片74x153（四选一多路复用器）和一个码转换器实现该功能，试写出图2中“码转换器”对应的真值表和逻辑表达式。

1(21)C S S '=⋅，0
(10)C S S
'=⋅ 五、时钟同步状态机设计：
1、写出一个3位同步格雷（GRAY ）码计数器的转移/输出表：
2、构造J-K 触发器的应用表。

已知某状态机的转移/输出表如表2所示，写出针对J-K 触发器的激励/输出表。

表2：转移/输出表
Q1Q0 X 0 1 00 01，0 10，0 01 11，0 01，0 11 01，1 00，0 10 01，0 11，0 Q1*Q0*，Z 3、已知某状态机针对D 触发器的激励/输出表如表3
所示，请导出最小成本激励方程和输出方程。

101D Q X Q X =⋅+⋅，010D Q Q X ''=⋅⋅
六、时钟同步状态机分析：
表1
码转换器
1、已知电路如图3所示，写出电路的激励方程、转移方程并建立转移表
2、已知某时序电路的转移/输出表如表4所示，请画出与输入波形对应的输出Y 的波形图（设起始状态为Q 1Q 0=00）。

3、构造一个与图4所示状态图等效的状态/输出表。

’Y ’
七、设计一个MEALY 型序列检测器，当且仅当输
入X 是1111或1101时，输出Z 为1。

允许重叠。

写出最简状态/输出表或状态图。

比如： X ： 0 0 1 1 0 1 1 1 1 0 1 1 1 0 1 0 0 0 0 Z ：
1
1
1
0 0
1
解：状态/输出表：
74x163为同步清零，同步计数的4位二进制计数器，利用74x163和集成多路选择器74x151构成的序列
发生器电路如图5所示。

图4
1）试分析当M=0和M=1时，电路中Q2Q1Q0的输出序列以及计数器分别工作在几进制。

2）写出当M=0和M=1输出Y处产生的序列。

图5
解：1）M=0时，Q2Q1Q0的输出序列为：000?001?010?011?100?101?110?111? 000??，为八进制计数器；
M=1时，Q2Q1Q0的输出序列为：001?010?011?100?101?110?111?001??，为七进制计数器。

M=1时，输出Y处产生的序列：1011010。