计算机组成原理4
计算机组成原理第四章作业答案
第四章作业答案解释概念：主存、辅存，Cache, RAM, SRAM, DRAM, ROM, PROM ,EPROM ,EEPROM CDROM, Flash Memory.解：1主存：主存又称为内存，直接与CPU交换信息。
2辅存：辅存可作为主存的后备存储器，不直接与CPU交换信息，容量比主存大，速度比主存慢。
3 Cache: Cache缓存是为了解决主存和CPU的速度匹配、提高访存速度的一种存储器。
它设在主存和CPU之间，速度比主存快，容量比主存小，存放CPU最近期要用的信息。
4 RAM; RAM是随机存取存储器，在程序的执行过程中既可读出信息又可写入信息。
5 SRAM: 是静态RAM，属于随机存取存储器，在程序的执行过程中既可读出信息又可写入信息。
靠触发器原理存储信息，只要不掉电，信息就不会丢失。
6 DRAM 是动态RAM，属于随机存取存储器，在程序的执行过程中既可读出信息又可写入信息。
靠电容存储电荷原理存储信息，即使电源不掉电，由于电容要放电，信息就会丢失，故需再生。
7 ROM: 是只读存储器，在程序执行过程中只能读出信息，不能写入信息。
8 PROM: 是可一次性编程的只读存储器。
9 EPROM 是可擦洗的只读存储器，可多次编程。
10 EEPROM: 即电可改写型只读存储器，可多次编程。
11 CDROM 即只读型光盘存储器。
12 Flash Memory 即可擦写、非易失性的存储器。
存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache—主存和主存—辅存这两个存储层次上。
Cache—主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。
主存—辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。
计算机组成原理4
为了实现即插即用（PnP）功能，PCI部件内都置有配置 寄存器，配置读和配置写命令就是用于在系统初始化时，对这 些寄存器进行读写操作。 PAR信号为校验信号，用于对AD0～ AD31和C／＃BE0～C／＃BE3的偶校验。
4.1.1 总线的分类
在微型计算机系统中，按照总线的规模、用途及应用场 合，可将总线分为以下三类。
1.
芯片总线又称元件级总线。这是在构成一块CPU插件或 用微处理机芯片组成一个很小系统时常用的总线，用于各芯 片(如CPU芯片、 储器芯片、I/O接口芯片等)之间的信息传送。 按所传送的信息类别不同，可将芯片总线分为传送地址、传 送数据和传送控制信息等三组总线，简称为地址总线、数据 总线和控制总线。
不能判别数据是否正确传送到对方，故大多采用双向方式，
即应答式异步通讯。
图4-5
数据口读选通
M / IO
工作流程：
1）当输入设备通过选 通信号STB将数据打入
数据
输入 设备
锁存 器
选通信号 +5v
STB
DQR
数据 缓冲器
三态 缓冲器
R D 系统数据线
D0—D7
D0 片选信号1 地址为8001H
地址 译码器
适当地选择总线、 不断地更新总线是十分必要的。 下面
是一些较流行的总线类型：
ISA (Industry Standard Architecture工业标准体系结构)， 是 现存最老的通用微机总线类型， 是与286-AT总线一起引入的。
EISA (Extended Industry Standard Architecture, 扩展的工业
计算机组成原理
第四章 系统总线
机械工业出版社 计算机组成原理 黄颖等主编 huangying@
计算机组成原理第四章存储系统(一)(含答案)
第四章、存储系统（一）4.1 存储系统层次结构随堂测验1、哈弗结构（Harvard Architecture）是指（）（单选）A、数据和指令分别存放B、数据和指令统一存放C、指令和数据分时存放D、指令和数据串行存放2、如果一个被访问的存储单元，很快会再次被访问，这种局部性是（）（单选）A、时间局部性B、空间局部性C、数据局部性D、程序局部性3、下列关于存储系统层次结构的描述中正确的是（）（多选）A、存储系统层次结构由Cache 、主存、辅助存储器三级体系构成B、存储系统层次结构缓解了主存容量不足和速度不快的问题C、构建存储系统层次结构的的原理是局部性原理D、构建存储系统层次结构还有利于降低存储系统的价格4、下列属于加剧CPU和主存之间速度差异的原因的是（）（多选）A、由于技术与工作原理不同，CPU增速度明显高于主存增速率B、指令执行过程中CPU需要多次访问主存C、辅存容量不断增加D、辅存速度太慢5、下列关于局部性的描述中正确的是（）（多选）A、局部性包括时间局部行和空间局部性B、局部性是保证存储系统层次结构高效的基础C、顺序程序结构具有空间局部性D、循环程序结构具有时间局部性4.2 主存中的数据组织随堂测验1、设存储字长为64位,对short 变量长度为16位，数据存储按整数边界对齐，关于short 变量j 在主存中地址的下列描述中正确的是（）（此题为多选题）A、j的物理地址mod 8 = 0B、j的物理地址mod 8 = 1C、j的物理地址mod 8 = 2D、j的物理地址mod 8 = 32、设存储字长为64位,对char 变量长度为8位，数据存储按整数边界对齐，关于char 变量j 在主存中地址的下列描述中正确的是（）（此题为多选题）A、j的物理地址mod 8 = 0B、j的物理地址mod 8 = 1C、j的物理地址mod 8 = 2D、j的物理地址mod 8 = 33、下列关于大端与小端模式的描述中，正确的是（）（此题为多选题）A、大端模式(Big-endian)是指数据的低位保存在内存的高地址中，而数据的高位，保存在内存的低地址中B、小端模式(Little-endian)是指数据的低位保存在内存的低地址中，而数据的高位保存在内存的高地址中C、0x12345678 按大端模式存放时，其所在存储单元最低字节单元存放的数据是0x12D、0x12345678 按小端模式存放时，其所在存储单元最高字节单元存放的数据是0x124、下列关于存储字长的描述中正确的是（）（此题为多选题）A、主存一个单元能存储的二进制位数的最大值B、存储字长与所存放的数据类型有关C、存储字长等于存储在主存中数据类型包含的二进制位数D、存储字长一般应是字节的整数倍5、某计算机按字节编址，数据按整数边界存放，可通过设置使其采用小端方式或大端方式，有一个float 型变量的地址为FFFF C000H ,数据X = 12345678H，无论采用大端还是小段方式，在内存单元FFFF C001H，一定不会存放的数是（）（此题为多选题）A、12HB、34HC、56HD、78H4.3 静态存储器工作原理随堂测验1、某计算机字长16位，其存储器容量为64KB，按字编址时，其寻址范围是（）（单选）A、64KB、32KBC、32KD、64KB2、一个16K*32位的SRAM存储芯片，其数据线和地址线之和为（）（单选）A、48B、46C、36D、39。
《计算机组成原理》教程第4章指令系统
4
二 指令的格式
即指令字用二进制代码表示的结构形式
包括 操作码：操作的性质 操作码 地址码：操作数（operand）的存储位置,即参加操作的 operand , 地址码 数据的地址和结果数的地址
操作码域（op） 地址码域（addr）
5
1.操作码 操作码
指令的操作码表示该指令应进行什么性质的操作。 组成操作码字段的位数一般取决于计算机指令系统的 规模。 固定长度操作码：便于译码，扩展性差 . 可变长度操作码：能缩短指令平均长度 操作码的的位数决定了所能表示的操作数,n位操 作码最多表示2n种操作
(2)． 堆栈工作过程 ．
（一）进栈操作 ① 建立堆栈，由指令把栈顶地址送入SP，指针 指向栈顶。 ② 进栈：(A)→Msp, (sp)-1→SP ；Msp:存储 器的栈顶单元 （二）出栈操作 （SP）+1→SP, (Msp)→A
22
五.指令类型
一个较完善的指令系统应当包括: 数据传送类指令： 例）move、load、store等 算术运算类指令： 例）add、sub、mult、div、comp等 移位操作类指令： 例） shl，shr，srl，srr 逻辑运算类指令： 例）and、or、xor、not等 程序控制类指令： 例）jump、branch、jsr、ret、int等 输入输出指令： 例）in、out等 字符串类指令： 例）如alpha中cmpbge、inswh、extbl等 系统控制类指令： 例）push、pop、test等
18
10) *段寻址方式 段寻址方式 Intel 8086 CPU中采用了段寻址方式（基址寻址的特例）。 由16位段寄存器和16位偏移量产生20位物理地址 11)*自动变址寻址 自动变址寻址 指在变址方式中,每经过一次变址运算时,都自动改变变址寄存 器的内容,以后在PDP-11中详讲.
计算机组成原理第四章部分课后题答案（唐朔飞版）
计算机组成原理第四章部分课后题答案（唐朔飞版）4.1 解释概念：主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。
主存：⽤于存放数据和指令，并能由中央处理器直接随机存取，包括存储器体M、各种逻辑部件、控制电路等辅存：辅助存储器，⼜称为外部存储器（需要通过I/O系统与之交换数据）。
存储容量⼤、成本低、存取速度慢，以及可以永久地脱机保存信息。
主要包括磁表⾯存储器、软盘存储器、磁带存储设备、光盘存储设备。
Cache：⾼速缓冲存储器，⽐主存储器体积⼩但速度快，⽤于保有从主存储器得到指令的副本很可能在下⼀步为处理器所需的专⽤缓冲器。
RAM：(Random Access Memory)随机存储器。
存储单元的内容可按需随意取出或存⼊，且存取的速度与存储单元的位置⽆关的存储器。
这种存储器在断电时将丢失其存储内容，故主要⽤于存储短时间使⽤的程序。
按照存储信息的不同，随机存储器⼜分为静态随机存储器（StaticRAM,SRAM)和动态随机存储器（Dynamic RAM,DRAM)。
SRAM：(Static Random Access Memory)它是⼀种具有静⽌存取功能的内存，不需要刷新电路即能保存它内部存储的数据。
DRAM：(Dynamic Random Access Memory)，即动态随机存取存储器最为常见的系统内存。
DRAM 只能将数据保持很短的时间。
为了保持数据，DRAM使⽤电容存储，所以必须隔⼀段时间刷新（refresh）⼀次，如果存储单元没有被刷新，存储的信息就会丢失。
（关机就会丢失数据）ROM：只读内存（Read-Only Memory）的简称，是⼀种只能读出事先所存数据的固态半导体存储器。
其特性是⼀旦储存资料就⽆法再将之改变或删除。
通常⽤在不需经常变更资料的电⼦或电脑系统中，资料并且不会因为电源关闭⽽消失。
PROM：(Programmable Read-Only Memory)－可编程只读存储器，也叫One-Time Programmable (OTP)ROM“⼀次可编程只读存储器”，是⼀种可以⽤程序操作的只读内存。
计算机组成原理-第4章_指令系统
7. 段寻址方式(Segment Addressing)
方法：E由段寄存器的内容加上段内偏移地址而形成。
应用：微型机采用段寻址方式，20位物理地址为16位 段地址左移四位加上16位偏移量。
分类：① 段内直接寻址； ② 段内间接寻址； ③ 段间直接寻址； ④ 段间间接寻址；
9 堆栈寻址方式
堆栈：是一组能存入和取出数据的暂时存储单元。
*** 指令字长度
概念 指令字长度（一个指令字包含二进制代码的位数） 机器字长：计算机能直接处理的二进制数据的位数。 单字长指令 半字长指令 双字长指令
多字长指令的优缺点
优点提供足够的地址位来解决访问内存任何单元的寻址问题 ； 缺点必须两次或多次访问内存以取出一整条指令，降低了CPU的运 算速度，又占用了更多的存储空间。
*** 指令系统的发展与性能要求
*** 指令系统的发展
指令：即机器指令，要计算机执行某种操作的命令。
指令划分：微指令、机器指令和宏指令。
简单
复杂
指令系统：一台计算机中所有指令的集合；是表征
计算机性能的重要因素。
系列计算机：基本指令系统相同、基本体系结构相同 的一系列计算机。
*** 对指令系统性能的要求
（2）立即数只能作为源操作数，立即寻址主要用来给寄存 器或存储器赋初值。以A～F开头的数字出现在指令中时，前 面要加0。
（3）速度快（操作数直接在指令中，不需要运行总线周期）
（4）立即数作为指令操作码的一部分与操作码一起放在代 码段区域中。
（5）指令的长度（翻译成机器语言后）较长，灵活性较差。
【例】MOV AX， 10H 执行后（AX）=？ 其中：这是一条字操作指令，源操作数为立即寻址 方式，立即数为0010H，存放在指令的下两个单元。
《计算机组成原理》第四章总线与时序练习题及答案
《计算机组成原理》第四章总线与时序练习题及答案选择题目：1. 当M/IO 0=,RD 0=,WR=1时，CPU 完成的操作是（ c ）。
A. 存储器读操作B. 存储器写操作C. IO 端口读操作D. IO 端口写操作2. 8086CPU 的时钟频率为5MHz ，它的典型总线周期为（ c ）A. 200nsB. 400nsC. 800nsD. 1600ns3. 某微机最大可寻址的内存空间为16MB ，则其系统地址总线至少应有（ D）条。
A. 32B. 16C. 20D. 244. 8086的系统总线中，地址总线和数据总线分别为（ B ）位。
A. 16,16B. 20,16C. 16,8D. 20,205. 8086CPU 一个总线周期可以读（或写）的字节数为（ B ）A. 1个B. 2个C. 1个或2个D. 4个8086有16条数据总路线，一次可以传送16位二进制，即两个字节的数6. 当8086CPU 采样到READY 引脚为低电平时，CPU 将（ B ）A. 执行停机指令B. 插入等待周期C. 执行空操作D. 重新发送地址7. 当8086CPU读写内存的一个对准存放的字时，BHE和A0的状态为（ A ）。
A. 00B. 01C. 10D. 118. 当8086CPU采样到READY引脚为低电平时，CPU将（ B ）A. 执行停机指令B. 插入等待周期C. 执行空操作D. 重新发送地址9. 8086CPU的字数据可以存放在偶地址，也可以存放在奇地址。
下列说法正确的是（ A ）A. 堆栈指针最好指向偶地址B. 堆栈指针最好指向奇地址C. 堆栈指针只能指向偶地址D. 堆栈指针只能指向奇地址10. 8086CPU在进行对外设输出操作时，控制信号M/IO和DT/R状态必须是（D ）A. 0,0B. 0,1C. 1,0D. 1,111. 8086CPU复位时，各内部寄存器复位成初值。
复位后重新启动时，计算机将从内存的（ c ）处开始执行指令。
计算机组成原理第4章
本章学习要求
• 掌握：定点补码加法和减法运算方法 • 理解：3种溢出检测方法 • 理解：补码移位运算和常见的舍入操作方法 • 了解：串行加法器与并行加法器 • 理解：进位产生和进位传递 • 掌握：定点原码、补码乘法运算方法 • 掌握：定点原码、补码加减交替除法运算方法 • 理解：浮点加减乘除运算 • 理解：逻辑运算 • 了解：运算器的基本结构及浮点协处理器
第4章 数值的机器运算
设操作数信号为4、3、2、1、（最低 位信号为1）。向最低位进位的信号为C0、 Gi、Pi 分别是各位的进位产生函数和进位 传递函数。
（1）完善第4位先行进位信号的逻辑表达 式。 C4=G4+P4G3+……
（2）基于操作数，试述表达式中各项的 实际含义。
第4章 数值的机器运算
[-Y]补=[[Y]补]变补
第4章 数值的机器运算
2.补码减法（续）
“某数的补码表示”与“变补”是两个不 同的概念。一个负数由原码转换成补码时，符 号位是不变的，仅对数值位各位变反，末位加 “1”。而变补则不论这个数的真值是正是负， 一律连同符号位一起变反，末位加“1”。[Y]补 表示的真值如果是正数，则变补后[-Y]补所表示 的真值变为负数，反之亦然。
第4章 数值的机器运算
16位单级先行进位加法器
S1 6～S1 3
S1 2～S9
S8～S5
S4～S1
C16 4位CLA C12 4位CLA C8 4位CLA C4 4位CLA
加法器
加法器
加法器
加法器
C0
A1 6～A1 3
A1 2～A9
B1 6～B1 3
B1 2～B9
A8～A5 B8～B5
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47
48
63
读写电路 CS
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
② Intel 2114 RAM 矩阵 (64 × 64) 读
第一组 0 0 行
0
4.2
第四组 48
第二组 16
第三组 32
0
… 15
…
… 31
…
… 47
…
… 63
…
0 地 1 0 址
… … …
0
… … …
… … …
址 15 译 码
… …
WE
…
读写电路
…
…
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
CS
② Intel 2114 RAM 矩阵 (64 × 64) 读
第一组 0 0 行
0
4.2
第四组 48
第二组 16
第三组 32
0
… 15
…
… 31
…
… 47
…
… 63
…
0 地 1 0 址
…
0 译 0 码 63
… … …
0 译 0 码 63
0 列 0 0 地 0 址 15 0 译 码
… …
WE
15
16
31
32
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读写电路
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
CS
② Intel 2114 RAM 矩阵 (64 × 64) 读
第一组 0 0 行
0
4.2
第四组 48
第二组 16
第三组 32
T5、T6 开 T7、T8 开
´
T5
A´
T1 ~ T4
行地址选择
A
T6
位线A
行选 列选
T7
列地址选择
T8
读选择有效 VA
读放
T6 读放 DOUT
T8 DOUT
写放大器
写放大器
DIN
写选择
读选择
② 静态 RAM 基本电路的 写 操作 位线A 位线A ´ A´ A T ~ T
1 4
4.2
T5、T6 开 T7、T8 开 两个写放
T5
行地址选择
T6
行选 列选
T7
列地址选择 写放 写放
T8
写选择有效
DIN
读放
DOUT
写选择 读选择
DIN
（左） DIN （右） DIN
反相
T7 T8
T5 T6
A´ A
(2) 静态 RAM 芯片举例
① Intel 2114 外特性
WE A9 A8 CS I/O 1 I/O 2 I/O 3 I/O 4
32×32 矩阵
4.2
0,0 0,0
…
0,31
0
0
31,0 X 31
Y0
A 9 0A 8 0A 7 0 A 6 0A 5 0
… …
…
…
31,31
I/O
Y 地址译码器 Y31 读 读/写
D
三、随机存取存储器 ( RAM )
1. 静态 RAM (SRAM)
(1) 静态 RAM 基本电路
位线A
4.2
´
T5
… 47
…
… 63
…
0 地 1 0 址
… …
0
… …
… …
… …
0 译 0 码 63
0 列 0 0 地 0 址 15 0 译 码
… …
WE
15
读写电路 读写电路 CS
I/O1
读写电路
I/O2
读写电路
… …
WE
15
16
31
32
47
48
63
读写电路 读写电路
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
CS
③ Intel 2114 RAM 矩阵 (64 × 64) 写
A8
A7 A6 行 地 第一组
0
4.2
第四组 48
第二组 16
第三组 32
0
… 15
…
… 31
…
… 47
…
… 63
…
A5 址 1 A4 译
当地址为 65 535 时，此 8 片的片选有效
2. 半导体存储芯片的译码驱动方式
(1) 线选法
A3 A2 A1 A0
4.2
0
地 0 址 译 0 码 器 0
字线
0,0
…
16×8矩阵
0,7
0
…
15,0
…
…
15 0 D0
…
15,7
…
…
7
位线
读 / 写选通
读/写控制电路 D7
(2) 重合法
A4 A3 A2 A1 A0 0 0 0 X 地 址 译 码 器 X0
第二组 16
第三组 32
0
… 15
…
… 31
…
… 47
…
… 63
…
0 地 1 0 址
…
0 译 0 码 63
0 列 0 0 地 0 址 15 0 译 码
… …
WE
…
读写电路
…
0
…
16
15
31
32
47
48
63
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
CS
③ Intel 2114 RAM 矩阵 (64 × 64) 写
0
… 15
…
… 31
…
… 47
…
… 63
…
0 地 1 0 址
… … …
0
… … …
… … …
… … …
0 译 0 码 63
0 列 0 0 地 0 址 15 0 译 码
… …
WE
15
16
31
32
47
48
63
读写电路
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
CS
② Intel 2114 RAM 矩阵 (64 × 64) 读
4.2
A0
…
Intel 2114
存储容量 1K×4位 VCC GND
② Intel 2114 RAM 矩阵 (64 × 64) 读
A8
A7 A6 行 地 第一组
0
4.2
第四组 48
第二组 16
第三组 32
0
… 15
…
… 31
…
… 47
…
… 63
…
A5 址 1 A4 译
…
A3 码 63 0 A9 A2 A1 A0 列 0 地 15 16 31 32 47 48 63
1. 半导体存储芯片的基本结构
地 址 线 片选线
地址线（单向） 数据线（双向） 10
14 13
4.2
译 码 驱 动
存 储 矩 阵
读 写 电 路
数 据 线
…
读/写控制线
芯片容量 1K×4位
16K×1位 8K×8位
…
4
1 8
二、半导体存储芯片简介
1. 半导体存储芯片的基本结构
地 址 线 片选线
片选线
CS CE WE （低电平写 高电平读）
若字长为 32 位
按 字 寻址
4M
4. 主存的技术指标
(1) 存储容量 (2) 存储速度
• 存取时间 存储器的 访问时间 读出时间 写入时间 • 存取周期
4.2
主存 存放二进制代码的总位数
连续两次独立的存储器操作
（读或写）所需的 最小间隔时间 读周期 写周期
(3) 存储器的带宽
位/秒
二、半导体存储芯片简介
A´
T1 ~ T4
A T6
位线A
T 1 ~ T 4 触发器 T 5 、T 6 行开关 T 7 、T 8 列开关
行地址选择
T7
列地址选择
写放大器 写放大器
T8
T 7 、T 8 一列共用
读放 D OUT
A 触发器原端
DIN
写选择 读选择
A´ 触发器非端
① 静态 RAM 基本电路的 读 操作
位线A
4.2
47
48
63
读写电路 CS
I/O1
读写电路
I/O2
读写电路
I/O3
读写电路
I/O4
③ Intel 2114 RAM 矩阵 (64 × 64) 写
第一组 0 0 行
0
4.2
第四组 48
第二组 16
第三组 32
0
… 15
…
… 31
…
… 47
…
… 63
…
0 地 1 0 址
… …
0
… …
… …
… …
0 译 0 码 63
第一组 0 0 行
0
4.2
第四组 48
第二组 16
第三组 32
0
… 15
…
… 31
…
… 47
…
… 63
…
0 地 1 0 址
… … …
0