体系结构试验报告(cache存储过程)
计算机组成原理cache课程报告
计算机组成原理课程报告学号：班级：姓名：Cache的发展历程及应用在计算机组成原理课学过Cache之后我才发现原来我对Cache了解的如此之少，以前在买电脑时经常看到一级缓存、二级缓存和三级缓存，然而当时并不懂这是什么东西，现在学过Cache 之后才知道了缓存在电脑中的地位.原来Cache在提高计算机速度方面有如此大的作用。
那么就让我们来了解一下Cache的发展历程。
经过我查资料得知,Cache一词来源于法语，其原意是“藏匿处，隐秘的地方”,而自从被应用于计算机科学之后，就已经成为了英语中的一个计算机体系结构专有名词。
Sun Microsystems 的前首席科学家Billy Joy，作为BSD unix，csh，vi,NFS，java，TCP/IP等的发明者，他曾经说过，在计算机科学领域，如果没有了cache的发明，其他的一切发明都将失去意义。
而正是他，将给予分页的虚拟内存系统引入了Unix,影响了之后所有的新操作系统开发。
Cache的出现正是为了解决CPU日益增长的核心时钟频率以及系统主内存日益落后的速度之间的矛盾①。
这就是Cache解决的主要问题。
那么，这个问题是怎样显现出来以及Cache是如何出现的呢？纵观PC系统和CPU二十年的发展，随着半导体加工工艺水平的不断提高,集成电路技术的不断进步，导致生产成本不断降低，CPU的功能不断增强，运算速度越来越快，CPU和存储器的性能都有了很大的提高。
CPU频率的提高，必然要求系统中存储器的存取速度要提高，还要求其容量要增大。
主存储器DRAM容量的提高还是比较快的，但是DRAM读取时间的提高却很慢。
从而在速度上与CPU主频的提高产生了极不相配的情况,这样会影响整个系统的性能.二十年来,CPU 设计的问题之一就是解决高速CPU和低速DRAM之间的平衡或匹配问题，以求系统性能的整体提高。
在它们之间加入高速缓冲存储器Cache，就是这个问题的解决方案之一。
cache硬件设计实验总结
cache硬件设计实验总结
一、实验内容
本次实验主要是简单熟悉cache硬件设计的基础，以及学习cache在系统中的应用。
学习的主要内容有：
1、cache硬件结构，包括cache的分类、cache的结构及工作原理；
2、cache替换算法的概述；
3、cache的动态优化。
二、实验目的
通过本次实验，学生可以掌握cache的硬件结构，理解cache 的替换算法，以及cache的动态优化，为以后学习更深入的cache 知识打下扎实的基础。
三、实验过程
1、首先，学生阅读有关cache硬件结构的相关资料，理解cache的分类、结构及工作原理；
2、然后，学生学习cache的替换算法，如最近最久未使用（LRU）、先进先出（FIFO）、最佳置换（OPT）等；
3、接着，学生了解cache的动态优化，学习cache置换算法的变种，以及新型cache技术，如组织优化（Organize）、负载均衡（Load Balance）等；
4、最后，学生自己动手实现cache的编程，并用调试工具检测cache的程序是否正确。
四、实验总结
经过本次实验，我们对cache的硬件结构、替换算法、动态优化有了更加全面的认识，并且深入理解了cache在系统中的应用，锻炼了我们的编程能力。
同时，我们在实验中，也提升了自己的专业技能，为以后学习打下扎实的基础。
计算机组成原理实验报告_存储系统设计实验
实验四存储系统设计实验一、实验目的本实训项目帮助大家理解计算机中重要部件—存储器，要求同学们掌握存储扩展的基本方法，能设计MIPS 寄存器堆、MIPS RAM 存储器。
能够利用所学习的cache 的基本原理设计直接相联、全相联，组相联映射的硬件cache。
二、实验原理、内容与步骤实验原理、实验内容参考：1、汉字字库存储芯片扩展设计实验1)设计原理该实验本质上是8个16K×32b 的ROM 存储系统。
现在需要把其中一个（1 号）16K×32b 的ROM 芯片用4个4K×32b 的芯片来替代，实际上就是存储器的字扩展问题。
a) 需要4 片4个4K×32b 芯片才可以扩展成16K×32b 的芯片。
b) 目标芯片16K个地址，地址线共14 条，备用芯片12 条地址线，高两位（分线器分开）用作片选，可以接到2-4 译码器的输入端。
c) 低12 位地址直接连4K×32b 的ROM 芯片的地址线。
4个芯片的32 位输出直接连到D1，因为同时只有一个芯片工作，因此不会冲突。
芯片内数据如何分配：a) 16K×32b 的ROM 的内部各自存储16K个地址，每个地址里存放4个字节数据。
地址范围都一样：0x0000～0x3FFF。
b) 4个4K×32b 的ROM，地址范围分别是也都一样：0x000～0xFFF，每个共有4K个地址，现在需要把16K×32b 的ROM 中的数据按照顺序每4个为一组分为三组，分别放到4个4K×32b 的ROM 中去。
HZK16_1 .txt 中的1～4096个数据放到0 号4K 的ROM 中，4097～8192 个数据放到 1 号4K 的ROM 中，8193～12288 个数据放到2 号4K 的ROM 中，12289～16384个数据放到3 号4K 的ROM 中。
c) 注意实际给的16K 数据，倒数第二个4K（8193～12288 个数据）中部分是0，最后4K（12289～16384 数据）全都是0。
存储过程的使用 实验报告
USEypp7
--声明四个变量，用于保存输入和输出参数
DECLARE@KECHENGMINGvarchar(20)
DECLARE@AVGCHENGJI1tinyint
DECLARE@MAXCHENGJI1tinyint
DECLARE@MINCHENGJI1tinyint
--为输入参数赋值
SELECT@KECHENGMING='高等数学'
--声明四个变量，用于保存输入和输出参数
DECLARE@KECHENGMINGvarchar(20)
DECLARE@AVGCHENGJI1tinyint
DECLARE@MAXCHENGJI1tinyint
DECLARE@MINCHENGJI1tinyint
--为输入参数赋值
SELECT@KECHENGMING='计算机基础'
1.使用if exists语句，如果存储过程“单科成绩分析”存在，就将其删除；
2.使用create proc语句创建存储过程；
3.定义所需要的输入参数和输出参数；
4.声明4个变量来保存输入和输出参数；
5.执行存储过程并显示结果。
同时，值得注意的是，在创建存储过程时，应该注意一些细节，如单词的拼写要准确无误，程序中用的是单引号而不是双引号等等。
--执行存储过程
EXEC单科成绩分析@KECHENGMING,
@AVGCHENGJI1OUTPUT,
@MAXCHENGJI1OUTPUT,
@MINCHENGJI1OUTPUT
--显示结果
SELECT@KECHENGMINGAS课程名,@AVGCHENGJI1AS平均成绩,@MAXCHENGJI1AS最高成绩,
计算机系统结构实验2报告
实
验
内
容
、
步
骤
及
结
果
1.验证性实验
1.cache容量对不命中率的影响：cache容量越大命中率越高,增速逐渐降低趋近于1。
2.相联度对不命中率的影响：当cache容量一定时，不命中率先是随着相联度增加而减小，但增加一定程度后，不命中率不会降低；当相联度相同，相联度较小时，cache容量越大不命中率就越低，但相联度达一定程度时，再增大cache容量就没有意义。
计算机系统结构实验报告
班级
2010级
实验日期
2013.3.29
实验成绩
姓名
学号
实验名称
Cache性能分析
实
验
目
的
、
要
求
及
器
材
1.加深对cache的基本概念，基本组织结构以及基本工作原理的理解。
2.掌握cache容量，相关度。块大小对cache性能的影响。
3.掌握降低cache不命中率的各种方法以及对这些方法对提高cache性能的好处。
3.思考题（调研内容）
Intel 酷睿i7 3610QM：3层cache,一层128kb,二层512kb,三层6M（共享）AMD 羿龙II X4 N970：2层cache,1层128kb,2层2M.
都是分离cache。
4.探究性实验
块大小
统一cache
独立cache
64kb
0.89%
0.79%
128kb
100%
4
0
4
命中
66.67%
8
0
8
命中
计算机系统结构课程实验报告实验二：存贮层次模拟器
计算机系统结构课程实验报告2012—2013 学年第 1 学期学生姓名：学生班级：2011179学生学号：**********师：***教研室：计算机系统结构教研室2012年10月23日实验二：存贮层次模拟器一、实验目的与要求使学生清楚认识虚拟存贮层次结构，熟练掌握常用的几种存储地址映象与变换方法，以及FIFO、LRU等替换算法的工作全过程。
要求用程序实现任意地址流在存储层次上的命中情况，实验结束后提交源程序和实验说明书。
二、实验内容在模拟器上实现在任意地址流下求出在cache-主存—辅存三层存贮层次上的命中率。
三、实验步骤1．主存-辅存：映像方式可以选择组相联方式；替换算法可以使用LRU算法和FIFO算法。
2．要求主存容量、页大小以及组数等可以输入修改。
3．求出命中率；显示替换的全过程；任选一种高级语言来做。
4．要有简洁、易于操作的界面。
四、程序源代码#include<stdio.h>#include<string.h>#include <iostream.h>struct Fu{int gh;//组号int gnh;//组内块号int kd;//块内地址};Fu c[50];int count[50];//计数器int d[50];//地址流int Groupfind(int mainAddr,int FuSize,int bsINg){return mainAddr%FuSize/bsINg;}void InitFu(int bsINg,int FuSize){for(int i=0;i<FuSize;i++){c[i].kd=-1;//块内地址初始化为-1c[i].gnh=i%bsINg;//组内块号初始化为c[i].gh=i/bsINg;//组号count[i]=0;}int Find(int gh,int bsINg){int index=0+gh*bsINg;int max=count[index];for(int i=0+gh*bsINg;i<0+gh*bsINg+bsINg;i++){if(count[i]>max){max=count[i];index=i;}}return index;}int IsFull(int gh,int bsINg){for(int i=0+gh*bsINg;i<0+gh*bsINg+bsINg;i++){if(c[i].kd==-1)return i;}return -1;}void AddCount(int gh,int bsINg){for(int i=0+gh*bsINg;i<0+gh*bsINg+bsINg;i++)if (c[i].kd!=-1){count[i]++;}}int IsShoot(int mainAddr,int gh,int bsINg){for(int i=0+gh*bsINg;i<0+gh*bsINg+bsINg;i++)if (c[i].kd==mainAddr){return i;}return -1;}void LRU1(int mainAddr,int groups,int FuSize,char* src,int type,int bsINg,double &shoot)//kd地址流中的一个，int gh=Groupfind(mainAddr,FuSize,bsINg);//找到组号int i=-1;int j=-1;i=IsShoot(mainAddr,gh,bsINg);j=IsFull(gh,bsINg);if (i!=-1)//命中{//命中if(type==0){AddCount(gh,bsINg);count[i]=0;}c[i].kd=mainAddr;strcpy(src,"命中");shoot++;return;}if (j!=-1)//调进{AddCount(gh,bsINg);count[j]=0;c[j].kd=mainAddr;strcpy(src,"调进");return;}int k;k=Find(gh,bsINg);AddCount(gh,bsINg);count[k]=0;c[k].kd=mainAddr;strcpy(src,"替换");}void DisplayTitle(){cout<<"辅存-主存映像关系组相联方式"<<endl;}void Display(char* src,int cl){for (int i=0;i<cl;i++){cout<<c[i].kd<<"\t";cout<<src<<endl;}void DisplayHead(int cl){for (int i=0;i<cl;i++){cout<<i<<"\t";}cout<<endl;}void main(){char src[5];int type;int g,cl;int bsINg;int MainSize;int addr;int i=0;double shoot=0;DisplayTitle();cout<<"选择LRU（0）or FIFO（1）：";cin>>type;cout<<"输入辅存大小：";cin>>MainSize;cout<<"输入主存大小：";cin>>cl;cout<<"输入组数：";cin>>g;bsINg=cl/g;cout<<"输入地址流(以-1结束):";cin>>addr;while(addr!=-1){d[i++]=addr;cin>>addr;}InitFu(g,cl);DisplayHead(cl);for (int j=0;j<i;j++){LRU1(d[j],g,cl,src,type,bsINg,shoot);Display(src,cl);cout<<"命中率："<<shoot/i<<endl;}四、实验截图1、当替换算法采用FIFO，主存的组数为1，则结果如下图所示：2、当替换算法采用LRU，主存的组数为1，则结果如下图所示：3、当替换算法采用FIFO，主存的组数为2，则结果如下图所示：4、当替换算法采用FIFO，主存的组数为2，则结果如下图所示：五、实验总结通过本次实验我搞清楚了虚拟存贮层次结构，掌握了常用的几种存储地址映象与变换方法，以及FIFO、LRU等替换算法的工作全过程。
cache实验报告
cache实验报告Cache实验报告一、引言计算机系统中的缓存（Cache）是一种用于提高数据访问速度的技术。
通过在CPU与主存之间插入一个高速缓存存储器，可以减少CPU等待主存数据的时间，从而提高系统的整体性能。
本实验旨在通过实际操作，深入了解并掌握Cache的工作原理。
二、实验目的1. 了解Cache的基本概念和工作原理；2. 学习Cache的组织结构和映射方式；3. 掌握Cache的读写操作流程；4. 分析Cache的命中率和访问延迟。
三、实验环境本实验使用Intel Core i7处理器和8GB内存的计算机。
四、实验步骤1. 确定实验所需的Cache参数，包括Cache大小、Cache块大小和关联度等；2. 设计并编写测试程序，用于模拟不同的内存访问模式；3. 运行测试程序，并记录Cache的读写命中次数和访问延迟；4. 分析实验结果，计算Cache的命中率和平均访问延迟。
五、实验结果与分析1. Cache命中率根据实验数据统计，我们可以计算出Cache的命中率。
命中率是指在所有内存访问中，Cache能够直接从Cache中读取数据的比例。
通过调整Cache的大小和关联度等参数，可以观察到命中率的变化。
实验结果表明，增加Cache的大小和提高关联度可以显著提高命中率。
2. 访问延迟访问延迟是指从CPU发出内存读写请求到实际完成读写操作所需的时间。
通过实验测量，我们可以得到不同访问模式下的平均访问延迟。
实验结果显示，随着Cache大小的增加，访问延迟逐渐减少。
这是因为Cache能够更快地响应CPU的读写请求，减少了CPU等待主存数据的时间。
3. 性能优化通过实验结果的分析，我们可以发现一些性能优化的方法。
首先，合理设置Cache的大小和关联度，可以提高命中率和降低访问延迟。
其次，采用合适的替换算法（如LRU）可以减少缓存失效的次数，提高Cache的效率。
此外，程序的空间局部性和时间局部性对Cache的性能也有重要影响，优化算法和数据结构可以提高程序的局部性，从而提高Cache的命中率。
计算机体系结构cache模拟器实验报告
计算机体系结构——Cache模拟器实验实验报告姓名崔雪莹学号班级计科1202班老师董岚2015年 06月07日一、阅读分析附件模拟器代码...............................错误!未定义书签。
1、关键参数.......................................错误!未定义书签。
2、关键算法.......................................错误!未定义书签。
二、课后习题.............................................错误!未定义书签。
1、习题内容.......................................错误!未定义书签。
2、题目分析.......................................错误!未定义书签。
3、计算及结果.....................................错误!未定义书签。
4、模拟器上实验结果检验...........................错误!未定义书签。
三、整体分析.............................................错误!未定义书签。
1、三种映射方式对Cache效率的的影响...............错误!未定义书签。
2、block块大小与Cache容量对Cache效率的影响 .....错误!未定义书签。
3、Cache容量与相连度对Cache效率的影响...........错误!未定义书签。
4、三种失效类型影响因素...........................错误!未定义书签。
四、实验思考和感受.......................................错误!未定义书签。
1、关于模拟器的思考...............................错误!未定义书签。
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体系结构实验报告
实验目的
通过程序，模拟cache存储过程，并通过控制变量法模拟分析Cache性能实验步骤:
我们要通过老师所给程序进行模拟，并通过操作系统试验中老师所给算法生成出project.txt ，并通过project.txt 里面的数据来模拟程序的局部性等特性。
实验结果
1、比较关联方式，控制blockSize, CacheSize 不变:
（1）、Direct_mapped
(2) 、Set_associate:
(3) 、Fully_associate
通过上述三个比较可以看出，各种映射有自己的优点。
但是不难看出，增大关联度会减小miss rate，但是增加到一定程度又会有抑制作用。
2.比较Cache大小对于性能的影响。
（1）、Direct_mapped，Cache容量为64 时：
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对比实验结果，不难发现，随着Cache容量的增加，Cache的命中率一直在提升。
分析原因发现，虽然Cache容量大了，但并不等于其预存的内容增多，所以命中率会上升。
3、比较Cache大小对于性能的影响。
（1）、Direct_mapped，关联度为 1 时：
(2)、Direct_mapped，关联度为2 时:
(3)、Direct_mapped，关联度为4 时:
(4) 、Direct mapped ，关联度为 8 时:
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(5) 、Direct map ped ，关联度为 16 时:
可以看出，随着关联度的提高，命中率也有所增加
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通过以上三组数据不难看出，当block number增加时，命中率明显增高了。
分析原因可知，这是由于程序局部性原理所造成的，当一次性多拿些附近的数据, 会有效的预测为下次用到的。
通过程序可以看出，这种方法会增加程序运行时间。
习题：利用Cache模拟器CacheSimulator 程序分析解决：
The followi ng C program is run (with no optimizatio ns) on a machi ne with a cache that has four-word(16-byte)blocks and holds 256 bytes of data:
int i, j, c, stride, array[256];
for (i=0; i<10000; i++)
for (j=0; j<256; j=j+stride)
c=array[j]+5;
if we con sider only the cache activity gen erated by refere nces to the array and we assume that in tegers are words, what is the expected miss rate when the cache is direct-mapped and stride=132? How about if stride=131? Would either of these cha nge if the cache were two-way set associative?
截取实验结果屏幕，分析实验结果，写出实验报告和实验心得。
1、当stride=132 时：
Cache容量大小为256B,每个块大小为16B,所以Cache blocks 一共有16 个。
当访问array[0]和array[132]时，分别映射到Cacheblock第0个和第1个块，因为（132/4）mod16=1。
所以当第一次方位array[0]时，它会产生一次miss,并将其从memory中取出放入cache，第一次访问array[132]时也会产生一次miss，并将其从memory中取出放入cache。
以后访问时都可从cache中找到，所以不论访问几次，都是2个miss。
1、当stride=131 时：
个。
当访问array[0] 和array[132] 时，都将映射到Cache block 第0 个块，因为(132/4)mod16=0 。
所以当第一次方位array[O]时，它会产生一次miss,将其从memory中取出存入cache,而当其第一次访问array[131]时又产生一次miss，又将memory中的存入到cache 中，所以之后每次都会miss。
实验总结：
通过此次实验，让我对Cache的原理有了更深的理解。
Cache性能的影响是综合性的，其大小，关联度，块大小都可能影响着其最终性能。
但是同时我们还发现这几种映射每个都有自己的优缺点，最终我们要通过实验证明权衡最好的组合。