EDA实验报告实验3计数器电路设计
暨南大学本科实验报告专用纸课程名称EDA实验成绩评定实验项目名称计数器电路设计指导教师郭江陵实验项目编号03 实验项目类型验证实验地点B305学院电气信息学院系专业物联网工程组号：A6一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。
EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。
请参考前面第二章中关于“电源模块”的说明。
二、实验目的1、了解各种进制计数器设计方法2、了解同步计数器、异步计数器的设计方法3、通过任意编码计数器体会语言编程设计电路的便利三、实验原理时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。
计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。
利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。
输出显示模块用VHDL实现。
四、实验内容1、用74161构成8位二进制同步计数器（程序为T3-1）；2、用74390构成8位二——十进制异步计数器（程序为T3-2）；3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）：0，2，5，3，4，6，1五、实验要求学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。
六、设计框图首先要熟悉传统数字电路中同步、异步计数器的工作与设计。
在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。
并借用前面设计的数码管显示模块显示计数结果。
◆74161构成8位二进制同步计数器（程序为T3-1）◆七、原理图◆ 8位二进制同步计数器原理图 （程序为T3-1）模块说明： 采用了两个74161计数器，一个用来作为低位计数，另一个作为高位计数器。
数据总线开关（4位二路开关）模块用于将计数器输出的数据分路切换为LED 数码管显示所需要的数据格式。
字形码转换模块调用前面实验所设计的模块。
八、实验电路连线与使用操作A ：为独立扩展下载板上第86脚，应接“数码管段位引线”接线组“KPL_AH ”的AB ：为独立扩展下载板上第87脚，应接“数码管段位引线”接线组“KPL_AH ”的BC ：为独立扩展下载板上第88脚，应接“数码管段位引线”接线组“KPL_AH ”的CD ：为独立扩展下载板上第89脚，应接“数码管段位引线”接线组“KPL_AH ”的DE：为独立扩展下载板上第90脚，应接“数码管段位引线”接线组“KPL_AH”的E F：为独立扩展下载板上第92脚，应接“数码管段位引线”接线组“KPL_AH”的F G：为独立扩展下载板上第93脚，应接“数码管段位引线”接线组“KPL_AH”的G SEL0：为独立扩展下载板上第69脚，为数码管的位选扫描信号，接信号接线组“DS1-8A(T)”的SS0引线插孔。
SS1、SS2接地（即在电源引线插孔组GND孔处）。
RESET：为独立扩展下载板上第68脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9～F12的任意一个插孔CKCNT：为独立扩展下载板上第70脚，应接时钟信号源接线组“CLOCK(T)”的“FRQ （18～21）”引线插孔CKDSP：为独立扩展下载板上第79脚即GCLK1，应接时钟信号接线组“CLOCK(T)”的“FRQ（11）”引线插孔备注：程序T3-1、T3-2、T3-3的插线均相同，其中T3-3中CLK与T3-1的CKCNT定义引脚相同。
使用操作：◆8位二进制同步计数器使用操作demo3top：程序下载以后，在“动态键盘显示模块”的二个数码管DS8.7A上显示计数值，范围为00～FFH的二位十六进制数，并循环递增计数。
九、波形仿真分析4为2路开关选择器模块仿真结果输入信号：sel：高低四位选择控制为，高电平选低四位，低电平选高四位D_IN ：输入8位数输出信号：D_out：根据选择输出高四位或低四位数波形分析结果如上图在两个timebar之间，sel为高电平输出了D_IN的低四位数，在两个timebar 两边sel为低电平，输出了D_IN的高四位，结果正确。
字行码转换模块仿真结果如下图输入信号：D_IN ：要显示的4位2进制数输出信号：a,b,c,d,e,f,g : 输出数码管段选波形结果分析在上图timebar处，输入的4位2进制数是5输出的段码是”1101101”,即共阴数码管对应的数值为5。
仿真结果正确。
◆8位二进制同步计数器仿真结果demo3top：输入信号：RESET：清零信号，低电平下重新开始计数。
CKDSP：动态显示数码管扫描频率设定。
CKCNT：计数时钟信号。
中间信号量：DA[7..0]：用于显示计数模块输出的中间计数结果。
输出信号：A~G：数码管7个段位，用于显示计数结果。
波形结果分析：如图所示，当计数器DA[7..0]输出为“16”时，第2个timebar处对应的数码管的段码为”1111101”，即共阴数码管显示对应的值为6，第3个timebar处对应数码管的段码值为“”，即共阴数码管显示对应的值为1，且在DA = 16 0x时sel的值在’0’ 和‘1’之间不断变化，表明这个时间段选中二个数码管，并显示为“16”。
其他状态下计数时钟产生的显示结果值类同。
另外第一个timebar 体现了同步计数功能，当CKCNT为上升沿时计数器加1。
第4个timebar体现异步复位功能，当RESET为0时立刻复位重新开始计算。
结论：由上述分析所得结果，完全达到实验所需的要求。
CNT4单独进行仿真结果输入信号：EN ：使能信号，当EN为高电平时开始计数。
CLK ：时钟信号，没一个时钟上升沿，计数加1。
CLR ：复位信号，为低电平时，计数复位。
输出信号：QA，QB, QC, QD : 计数输出4位2进制数信号，QA为第一位。
RCO ：进位信号，当计数计到16个数时产生进位，为高电平。
波形结果分析：第一个timebar，体现了同步计数功能，当clk为上升沿时开始计数。
第二个timebar体现进位输出功能，当计数计到“1111”时产生进位，RCO为高电平。
第三个timebar体现异步复位功能，CLR信号为低电平时，输出立刻复位为“0000”，第四个timebar体现使能信号只有为高电平时才计数，低电平保持不变。
结论：仿真结果正确。
对“demo3Atop”进行仿真的结果如下：输入信号：RESET：清零信号，低电平下重新开始计数。
CKDSP：动态显示数码管扫描频率设定。
CKCNT：计数时钟信号。
中间信号量：DA[7..0]：用于显示计数模块输出的中间计数结果。
输出信号：A~G：数码管7个段位，用于显示计数结果。
波形结果分析：如图所示，当计数器DA[7..0]输出为“16”时，第3个timebar处对应的数码管的段码为”1111101”，即共阴数码管显示对应的值为6，第2个timebar处对应数码管的段码值为“”，即共阴数码管显示对应的值为1，且在DA = 16 0x时sel的值在’0’ 和‘1’之间不断变化，表明这个时间段选中二个数码管，并显示为“16”。
其他状态下计数时钟产生的显示结果值类同。
另外第一个timebar 体现了同步计数功能，当CKCNT为上升沿时计数器加1。
第4个timebar体现异步复位功能，当RESET为0时立刻复位重新开始计算。
结论：仿真结果达到实验要求。
下载硬件调试结果：顶层文件原理图：VCCCKDSPINPUT VCC RESETINPUT VCCCKCNTINPUT SEL0OUTPUT a OUTPUT b OUTPUT c OUTPUT d OUTPUT e OUTPUT f OUTPUT gOUTPUTDA[7..0]OUTPUTCOUNTERCLRNCLKENP LDN A D ENT B C QD QC QB QA RCO74161instCOUNTERCLRNCLKENP LDN A D ENT B C QD QC QB QA RCO74161inst1PRNCLRN TQTFFinst2d_in[3..0]ab c d e f gxdeledinst3D_IN[7..0]SELD_OUT[3..0]XSH8_4inst4VCCVCCVCCDA[0]DA[1]DA[2]DA[3]DA[4]DA[5]DA[6]DA[7]DA[7..0]PIN_86PIN_87PIN_88PIN_89PIN_90PIN_92PIN_93PIN_69PIN_68PIN_70PIN_79仿真结果：九、实验心得通过实验，熟悉了quartus的硬件仿真步骤，熟悉了分模块仿真的作用和如何在仿真图上体现出该模块要实现的所有功能，熟悉8位二进制同步计数器使用操作。
实验三问题1、74161计数器是什么功能的计数器，用专业的词语形容答：4位16进制异步复位同步置数计数器2、XSH8_4的功能？答：4位2选1多路选择器，从8位输入中选择高4位或低4位输出3、XDELED模块功能？答：段译码模块，把输入的4位2进制数译码为数码管的段选信号。
4、TFT是什么模块？作用是什么？答：T触发器，输入上升沿则输出翻转。
5、74161里的引脚含义以及为什么这么连接，（ABCD哪个引脚是高位，哪个引脚是低位？ENT、ENP作用，ENT\ENP\LDN为什么接高电平VCC？而第二个74161为什么接RCO？为什么不把RCO进位脉冲接到时钟CLK引脚？答：LDN：控制是否输入预置数的引脚。
ABCD：预置数输入引脚。
D为高位ENT、ENP：使能端，当ENT、ENP同时为高电平时才能计数，一高一低，保持计数不变。
ENT\ENP\LDN接高电平VCC ：保持74161计数状态，而且不允许置数。
第二个74161接RCO原因：当低四位的计数进位时，高四位的计数器就计数加1 。
不接CLK的原因是为了实现两个计数器实现同步计数功能。
6、74161里的RCO的高电平时间有没可能跨越两个CKL时钟周期，为什么？答：当第一个计数器计数到”1111”时RCO从0变成1的时候，当下一个时钟上升沿时，RCO又变为0，它的宽度只有一个脉冲的宽度。
计数器eda实验报告
计数器eda实验报告计数器EDA实验报告引言：计数器是数字电路中常见的基本模块之一，用于计算和记录输入脉冲信号的数量。
在本次实验中，我们将使用EDA工具对计数器进行设计和分析。
通过对计数器的EDA实验，我们旨在深入了解计数器的工作原理和性能特点。
一、实验目的本次实验的目的是通过EDA工具对计数器进行设计和分析，具体包括以下几个方面：1. 了解计数器的基本原理和工作方式；2. 学习使用EDA工具进行电路设计和仿真；3. 分析计数器的性能指标，如最大计数值、计数速度等。
二、实验步骤1. 设计计数器的电路原理图；2. 使用EDA工具进行电路仿真；3. 分析仿真结果，包括计数器的计数规律、计数速度等；4. 调整计数器的参数，观察对计数结果的影响；5. 总结实验结果并提出改进意见。
三、计数器的设计原理计数器是由触发器和逻辑门组成的电路，可以实现对输入脉冲信号的计数功能。
常见的计数器包括二进制计数器、十进制计数器等。
在本次实验中，我们将设计一个4位二进制计数器。
四、EDA工具的使用我们选择使用Xilinx ISE Design Suite进行电路设计和仿真。
该工具具有强大的功能和易于使用的界面，方便我们进行计数器的设计和分析。
五、仿真结果分析通过对计数器的仿真结果进行分析，我们可以得到以下结论：1. 计数器的计数规律：根据计数器的设计原理，我们可以观察到计数器的计数规律为二进制递增。
2. 计数器的计数速度：计数器的计数速度取决于输入脉冲信号的频率和计数器的时钟频率。
通过适当调整时钟频率，我们可以实现不同速度的计数。
六、参数调整与性能改进在实验过程中，我们可以通过调整计数器的参数来改进其性能。
例如，我们可以增加计数器的位数，以提高其计数范围；或者调整计数器的时钟频率，以改变其计数速度。
通过不断优化和改进，我们可以得到更加高效和灵活的计数器设计。
七、实验总结通过本次计数器EDA实验，我们深入了解了计数器的工作原理和性能特点，并学会了使用EDA工具进行电路设计和仿真。
EDA实验报告——计数器
模323计数器设计实验报告一、实验内容在QuartusII平台上，利用VHDL代码实现学号323计数器的设计，并在三位数码管显示出来。
二、实验步骤与过程分析1、建立工程。
打开Quartus II软件平台，点击File---〉new project wizard建立一个工程xuehao_323,工程所在文件夹名字为xuehao_323,设置顶层实体名称为xuehao_323，点击next设置device，按照实验箱上FPGA的芯片名更改编程芯片的设置。
分析：选择的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。
2、添加VHDL文件。
在所在工程添加文件cnt10.vhd（十进制计数器），cnt_xuehao.vhd（323进制计数器），scan_led3_vhd.vhd（三位数码管显示），exp_cnt_xuehao323_7seg.vhd（数码管显示323三位学号计数器）四个文件。
这里通过老师给出的代码进行修改且理解：cnt10.vhd如下：分析：这是十进制计数器的VHDL代码设计，因为十进制有十个状态，所以输入数据和输出状态需要四位宽，其中输入端口有aclr 清零端，clock时钟信号，cnt_en使能端，data[3..0]数据输入，sload装载使能，当aclr为高电平有效时，输出清零，从0开始，计数为时钟信号clock的上升沿到来时且使能端cnt_en 为高电平有效时自动加1（sload为低电平时），如果装载使能sload为高电平有效时，则装载数据data[3..0]，输出端口有两个，分别为cout（当q[3..0]为9时输出为高电平），q[3..0]变化为0—9循环变化。
cnt_xuehao.vhd分析如下：这里是调用cnt_10十进制计数器的元件例化来设计323（学号）计数器。
输入端口aclr（高电平有效清零端）,clock（时钟信号上升沿有效）,cnt_en（使能端）,sload（装载时能，高电平有效时装在输入的数据），datab[3..0],datas[3..0],datag[3..0]（三位学号的数据输入端，每位变化相当于一个十进制计数器）；输出端口qb[3..0]（百位）qs[3..0]（十位）qg [3..0]（个位）变化为qb qs qg=000到322共323中状态，当等于322时，输出cout为高电平指示达到一个循环。
项目三 模3计数器的原理图输入设计
教师评价+自评
能正确使用Quartus II软件综 合、编译、仿真并下载程序到 学习板，能正确调试电路，达 到项目要求。
4．项目总结报 告（10%）
5．职业素养 （25%）
教师评价
格式符合标准、内容完整、有 详细过程记录和分析，并能提 出一些新的建议。
教师评价+自评+ 互评
安全、文明工作，具有良好的 职业操守，学习积极性高，遵 守纪律，虚心好学，具有良好 的团队合作精神，热心帮助同 学，能用专业语言准确、流利 地进行交流
(3) 项目编译
分析综合
点击Quartus Ⅱ软件工具条上的快捷按钮 进行分析综合。
，对计数器工程
引脚分配
完成计数器的分析综合过程，得到工程的数据库文件以后， 需要给计数器的输入输出引脚进行引脚分配。
全编译
选择Processing→Start Compilation启动全编译过程。
四、项目实施——1. Quartus Ⅱ原理图设计
五、项目评价与总结提高
1.项目评价标准
考核点及占项目 分值比
1．根据项目要 求完成资讯并制 订行动方案
（15%）
2．详细设计 （20%）
建议考核方式 教师评价+互评 教师评价+互评
优
能根据项目要求很好地完成资 讯及学习，能制订合理的行动 计划，计划详细。
计数器软硬件设计正确，项目 方案可实施。
3．操作实施 （30%）
该设计可以利用JK触发器来完成。
三、项目分析
2.硬件电路设计
模3计数器完全由CPLD内部电路实现 CP连接到外部时钟，clr连接到按键开关、3位输出连接
到LED上。 硬件电路：
三、项目分析
EDA实验报告——计数器
EDA实验报告——计数器一、实验目的本实验主要是通过搭建计数器，了解计数器的基本原理和使用方法，掌握数字电路的设计方法及仿真分析方法。
二、实验原理计数器是数字电路的重要组成部分，在数字电路的多个应用中都有着广泛的应用。
计数器可以实现多种数字处理功能，如二进制计数、定量计数、计时、频率分频等。
三、实验材料1. Protues软件2. 74LS90集成电路3. 7段数码管4. 4位拨动开关5. 4个LED灯6. 电路板、杜邦线等。
四、实验内容1. 给定 74LS90 计数器数据手册，分析本实验使用到的 74LS90 芯片的接口及特性。
2. 根据实验需求，用 Protues 软件搭建计数器电路图。
3. 在计数器电路图中连通 74LS90 芯片的译码器输出端口，设置与四个拨动开关相连的输入端口以及 LED 显示器输出端口，实现计数器的计数。
4. 在计数器的输出端口增加 7 段数码管，通过数码管显示计数值。
5. 根据实验需求搭建模电流源电路，对实验电路进行仿真分析，并对仿真结果进行评估。
五、实验步骤2. 从库中拖动 74LS90 芯片、7 段数码管、拨动开关、LED 灯等元件到设计图中。
4. 在 74LS90 芯片工作模式的选择端口接上拨动开关，选择计数器的计数方式。
5. 配置模电流源电路，并设置仿真参数。
6. 进行仿真并记录仿真结果。
七、实验结果本实验搭建的计数器能够正确地进行计数，并且将计数结果通过数码管和 LED 灯显示出来。
在进行仿真分析时，根据仿真数据评估实验电路的合理性。
本实验通过搭建计数器，了解计数器的基本原理和使用方法，掌握数字电路的设计方法及仿真分析方法。
实验中主要学习了数字计数器的结构、性能和工作原理，在搭建计数器电路时主要包括了 74LS90 芯片的接口和设置以及输入输出端口的设置。
通过本实验，我进一步了解了计数器的基本知识和原理，也学习了如何使用 Protues 软件进行电路的搭建和仿真。
3位计时电路设计,EDA(二)数字部分 电子线路仿真实验报告 ,南京理工大学紫金学院
EDA（二）数字部分电子线路仿真实验报告
实验名称：3位计时电路设计
姓名：
学号：
班级：通信
时间：2013.5
南京理工大学紫金学院电光系
一·实验目的
1·掌握74160等计数芯片的逻辑功能及使用方法。
2·了解3位计时电路的组成及工作原理。
二·实验原理
1.74160的逻辑符号及逻辑功能：
a.异步清零
b.同步置数
c.保持
d.同步计数
图1
2.用集成计数器构成任意进制计数器的方法
1）反馈复位法（清零法）
控制异步清零端CLR 来获得任意进制计数器。
D 0Q 1Q 2Q 3
Q 0CT=01,5D
D 1D 2D 3
C5/2,3,4+
M 1M 2
G 3
CTRDIV1CLR
LD EN
T
CLK
3CT=9
RCO
[1][2][4][8]
74160
CLK
Q Q Q (c)
(b)
(a) 1 2
3
4
5
6
74160构成模6计数器
2）反馈置位法（置数法）
利用计数器的预置数控制端来获得任意进制计数器。
图274160用置数法构成模6计数器三·实验内容
4位计时电路，最高位是7段显示器
每次55,57,59秒的时候灯泡亮一次，59分59秒电路图
在59分59秒的时候灯泡亮
四·小结与体会
通过此次对3位计时电路设计的学习，我学会了用74160等芯片制作带显示功能的三位计数器.。
EDA实验 计数器
实验题目：计数器一、实验目的：1.掌握硬件描述语言对计数器的描述；2.掌握七段管的原理和使用。
二、设计过程⒈设计思路:用VHDL语言和原理图分别完成设计、仿真基本逻辑门电路计数器的设计；⒉设计方案:⑴用VHDL语言设计完成计数器。
⑵用实验指导PPT里所给出的基本逻辑门电路原理图，原理图完成设计、仿真基本逻辑门电路计数器的设计。
⒊设计步骤:用VHDL语言设计实现计数器：运行QuartusII软件，选择菜单File/New Project Wizard...,新建一个项目，选择cyclone系列的芯片;在此项目下新建VHDL文件，编写计数器代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count60 isport(clk,reset,en:in std_logic;co:out std_logic;qh,ql:buffer std_logic_vector(3 downto 0));end count60;architecture behave of count60 isbeginco<='1' when(qh="0101" and ql="1001") else '0';process(clk,reset,en)beginif(en='0' or reset='1') thenqh<="0000";ql<="0000";elsif (clk'event and clk='1') thenif (ql=9) then ql<="0000";if (qh=5) then qh<="0000";else qh<=qh+1;end if;else ql<=ql+1;end if;end if;end process;end behave;⑶将此文件进行编译.⑷新建一个vector waveform form波形图文件，设置为波形仿真，设置a,b的输入波形为时钟信号，a周期设置为10ns,b设置为20ns。
EDA实验报告-实验3计数器电路设计
暨南大学本科实验报告专用纸课程名称 EDA实验成绩评定实验项目名称计数器电路设计指导教师郭江陵实验项目编号 03 实验项目类型验证实验地点 B305 学院电气信息学院系专业物联网工程组号： A6一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。
EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为； EDAPRO/240H实验仪主板的VCCIO 跳线器组中“”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为。
请参考前面第二章中关于“电源模块”的说明。
二、实验目的1、了解各种进制计数器设计方法2、了解同步计数器、异步计数器的设计方法3、通过任意编码计数器体会语言编程设计电路的便利三、实验原理时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。
计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。
利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。
输出显示模块用VHDL实现。
四、实验内容1、用74161构成8位二进制同步计数器（程序为T3-1）；2、用74390构成8位二——十进制异步计数器（程序为T3-2）；3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）：0，2，5，3，4，6，1五、实验要求学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。
六、设计框图首先要熟悉传统数字电路中同步、异步计数器的工作与设计。
在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。
eda计数器的实验报告
eda计数器的实验报告EDA计数器的实验报告引言：计数器是数字电路中常用的组合逻辑电路，用于实现对输入信号的计数功能。
EDA计数器是一种基于EDA（Electronic Design Automation，电子设计自动化）技术的计数器，利用EDA工具进行设计和仿真，能够更加高效地完成计数任务。
本实验旨在通过设计和实现EDA计数器，探索其原理和应用。
一、实验目的本实验的目的是通过设计和实现EDA计数器，深入理解计数器的工作原理，并掌握EDA技术在数字电路设计中的应用。
通过实验，我们将学习以下内容：1. 计数器的基本原理和分类；2. EDA工具的使用方法；3. 数字电路的设计与仿真。
二、实验步骤1. 确定计数器的功能要求：根据实验要求，我们需要设计一个4位二进制计数器，能够实现从0000到1111的计数功能。
2. 使用EDA工具进行设计：选择合适的EDA工具（如Verilog、VHDL等），根据计数器的功能要求，编写相应的代码。
3. 进行仿真：利用EDA工具提供的仿真功能，对设计的计数器进行仿真，验证其正确性和稳定性。
4. 进行综合和布局布线：将设计的计数器进行综合和布局布线，生成对应的逻辑网表和物理布局。
5. 进行时序分析和时序优化：对设计的计数器进行时序分析，优化其时序性能，确保其能够满足实际应用需求。
6. 进行静态和动态功耗分析：对设计的计数器进行静态和动态功耗分析，评估其功耗性能，并进行相应的优化。
三、实验结果与分析经过以上步骤的设计和优化，我们成功实现了一个4位二进制计数器。
通过EDA工具的仿真功能，我们验证了计数器的正确性和稳定性。
在时序分析和时序优化过程中，我们发现了一些潜在的时序问题，并进行了相应的优化，确保了计数器的正常工作。
在静态和动态功耗分析中，我们评估了计数器的功耗性能，并进行了一些优化措施，减少了功耗。
四、实验总结通过本次实验，我们深入学习了计数器的原理和分类，并掌握了EDA技术在数字电路设计中的应用。
eda实验报告完整版
EDA实验报告焦中毅201300121069实验1 4选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。
2．学习使用原理图进行设计输入。
3．初步掌握器件设计输入、编译、仿真和编程的过程。
4．学习实验开发系统的使用方法。
二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。
本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。
实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。
例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。
学会管脚锁定以及编程下载的方法等。
四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。
五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。
2．学习层次化设计方法。
二、实验仪器与器材1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M （A=B ），G （A>B ）和L （A<B ）（如图所示）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。
四、实验要求1．用硬件描述语言编写四位二进制码 比较器的源文件； 2．对设计进行仿真验证； 3．编程下载并在实验开发系统上进行 硬件验证。
EDA计数器实验
计数器一、实验目的1、设计一个带使能输入、进位输出及同步清0的增1十进制计数器2、设计一个带计数使能、同步清0、同步加载的4位计数器3、设计一个带使能、同步清0控制和进位输出的增14位二进制计数器，计数结果由一位7段码管显示。
4、设计一个带使能和同步清0控制的增1减18位二进制计数器，计数结果由7段数码管显示。
二、实验内容1、带使能、同步清0控制和进位输出的增14位二进制计数器VHDL源代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter2 isPort ( clk : in STD_LOGIC;clr : in STD_LOGIC;en : in STD_LOGIC;co : out STD_LOGIC;y : out STD_LOGIC_VECTOR (6 downto 0));end counter2;architecture Behavioral of counter2 issignal cnt:STD_LOGIC_VECTOR(3 downto 0);signal led:STD_LOGIC_VECTOR(6 downto 0);beginprocess(clk)beginif(clk'event and clk='1')thenif clr='1' thencnt<=(others=>'0');elsif en='1' thenif cnt="1111" thencnt<="0000";elsecnt<=cnt+'1';end if;end if;end if;end process;co<='1' when cnt="1111" else '0';y<=not led;with cnt selectled<="1111001"when"0001","0100100"when"0010","0110000"when"0011","0011001"when"0100","0010010"when"0101","0000010"when"0110","1111000"when"0111","0000000"when"1000","0010000"when"1001","0001000"when"1010","0000011"when"1011","1000110"when"1100","0100001"when"1101","0000110"when"1110","0001110"when"1111","1000000"when others;end Behavioral;激励文件源代码LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;ENTITY counter_2_tbw_vhd ISEND counter_2_tbw_vhd;ARCHITECTURE behavior OF counter_2_tbw_vhd IS-- Component Declaration for the Unit Under Test (UUT) COMPONENT counter2PORT(clk : IN std_logic;clr : IN std_logic;en : IN std_logic;co : OUT std_logic;y : OUT std_logic_vector(6 downto 0));END COMPONENT;--InputsSIGNAL clk : std_logic := '0';SIGNAL clr : std_logic := '0';SIGNAL en : std_logic := '0';--OutputsSIGNAL co : std_logic;SIGNAL y : std_logic_vector(6 downto 0);BEGIN-- Instantiate the Unit Under Test (UUT)uut: counter2 PORT MAP(clk => clk,clr => clr,en => en,co => co,y => y);clk<=not clk after 20 ns;tb : PROCESSBEGINclr<='1','0' after 30 ns;en<='0','1' after 20 ns;-- Wait 100 ns for global reset to finish--wait for 100 ns;-- Place stimulus herewait; -- will wait foreverEND PROCESS;END;功能仿真时序仿真管脚设置NET "clk" LOC = "E10" ;NET "clr" LOC = "L13" ;NET "co" LOC = "F12" ;NET "en" LOC = "L14" ;NET "y<0>" LOC = "B4" ;NET "y<1>" LOC = "A4" ;NET "y<2>" LOC = "D5" ;NET "y<3>" LOC = "C5" ;NET "y<4>" LOC = "A6" ;NET "y<5>" LOC = "B6" ;NET "y<6>" LOC = "E7" ;实验现象七段数码管显示0、1、2、3、4、5、6、7、8、9、A、b、C、d、E、F，每次循环完成co所接led灯亮一下，表示进位。