EDA设计II实验报告——多功能数字钟
eda_多功能电子钟实习报告
数字电子技术课程设计报告——多功能数字钟电路设计专业班级：信息10-2姓名：学号：开课系室：设计日期：2012年10月22日～26日设计题目：多功能数字钟电路设计一、设计任务及要求：1．设计任务：利用语言设计多功能数字钟，使其具有显示时—分—秒、整点报时、小时和分钟可调等基本功能。
2．设计要求：设计一个多功能数字钟，要求显示格式为时—分—秒，整点报时，在整点前5秒开始按照1的频率闪烁，过整点后，停止闪烁。
系统时钟选择时钟模块的50，要得到1ＨＺ的时钟信号，必须对系统时钟进行分频。
调整时间的按键用按键模块的ｓ1和ｓ2，ｓ1调节小时，每按下一次，小时增加一个小时，ｓ2调整分钟，每按下一次，分钟增加一分钟。
另外用ｓ8按键作为系统时钟复位，复位后全部显示00-00-00。
3．输出资源说明：a)输入信号：按键s1，s2，s8（s1按下时为0，松开时为1，其他按键类似）。
b)外部输入脉冲信号时钟源（50），经适当分频后供计数器使用。
c)输出8组显示译码信号（每组7个输出端），分别接到外部的7个七段数码管上，分别显示小时、分钟、秒，显示格式小时-分钟-秒。
d)输出一个高低电平信号，接到外部的1个指示整点的灯。
（输出高电平时，对应的灯亮）错误!未指定顺序。
多功能数字钟控制器结构框图根据如上说明，本设计的主要任务和设计要求是： 1、按照现代数字系统的模块化设计方法，提出简易洗衣机控制电路设计系统的整体设计方案，并进行正确的功能划分，分别提出并实现控制器、计数器、输出译码等模块化子系统的设计方案。
2、在的设计环境中，采用原理图和语言混合输入的方法，完成系统的顶层设计、各子系统的模块化设计。
分别完成各个基于语言实现的子模块（包括分频器、计数器、主控制器、扫描显示译码四部分）的逻辑功能仿真，并对顶层设计进行功能仿真。
3、在2步的基础上，用下载电缆通过口将对应的文件加载到中。
观察实验结果是否与自己的编程思想一致。
二、设计原理与方案：设计多功能数字钟首先要知道钟表的工作原理，整个钟表的工作应该是在1的信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加１小时，但是需要注意的是，小时的范围是从0-23。
eda多功能数字钟实验报告
eda多功能数字钟实验报告
《EDA多功能数字钟实验报告》
摘要：
本实验通过对EDA多功能数字钟的组装和测试，探索了数字钟的功能和性能。
实验结果表明，EDA多功能数字钟具有精准的时间显示、多种闹铃设置、温度
和湿度监测等功能，是一款实用且性能稳定的数字钟产品。
引言：
数字钟作为现代生活中不可或缺的家居用品，其功能和性能一直备受关注。
本
次实验选择了EDA多功能数字钟作为研究对象，旨在通过对其组装和测试，深
入了解数字钟的各项功能和性能指标。
实验方法：
1. 组装数字钟：按照产品说明书，将数字钟的各个部件进行组装，并确保连接
牢固。
2. 功能测试：测试数字钟的时间显示、闹铃设置、温度和湿度监测等功能。
3. 性能测试：对数字钟的时间精准度、闹铃响铃声音、温度和湿度监测准确度
等进行测试。
实验结果：
1. 时间显示：数字钟的时间显示精准，误差在1秒以内。
2. 闹铃设置：数字钟支持多组闹铃设置，响铃声音清晰、音量适中。
3. 温度和湿度监测：数字钟的温湿度监测准确度高，与实际环境温湿度相符合。
讨论：
通过本次实验，我们发现EDA多功能数字钟具有精准的时间显示、多种闹铃设
置、温度和湿度监测等功能，性能稳定，符合用户对数字钟的基本需求。
同时，数字钟的组装和操作也相对简单，适合家庭使用。
结论：
EDA多功能数字钟是一款实用且性能稳定的数字钟产品，能够满足用户对数字
钟的基本需求。
在未来的生活中，数字钟将继续扮演重要的角色，为人们的生
活提供便利。
致谢：
感谢实验中提供支持和帮助的老师和同学们。
EDA2_多功能数字钟设计_毕业设计论文
EDA设计(2) ————多功能数字钟设计院系：电子工程与光电技术学院本实验利用QuartusII软件，结合所学的数字电路的知识,采用自顶向下的分析方法。
首先分析了多功能数字钟的设计要求、所需实现的功能，然后分析了实现每个功能所需要的基础模块，最后进一步分析了各种基础模块。
在具体设计时，采用的是自底向上的设计方法。
首先设计各种基础模块，然后设计各种功能模块，最后进行综合设计。
本次设计除了实现基本的时钟电路外，还实现了整点报时、闹钟、日期、星期、秒表等多种功能。
报告首先分析了整个数字中电路的工作原理，其中重点解释说明了个子模块的设计原理及调试、编译、仿真、下载等过程。
其次对最终结果进行总结及提出课后对于其他附加电路的部分思考。
在报告的最后总结了此次实验过程中出现的问题困难和相应解决方法。
Abstract：Using the QuartusII, we design a digital clock of 24 hours with learning electric circuit knowledge,adopts the top-down analysis method .Above all ,it analyses the design requirement and the required functionality of Multi function Digital Clock .And then it analyses the needed basic modules which can achieve each function .Lastly ,it analyses each basic module further .When it comes to the specific design ,it adopts the bottom-up design method .Firstly ,it designs each basic module .Then , it designs the function modules based on the basic modules .Finally ,it integrates all the designs .Besides the function of basic clock ,it also achieves functions of hourly chime, alarm, date, week and clock. To begin with，the report analysis functional theory of the whole digital circuit, in which emphasize designing principle of different parts separately and debugging, simulating, compiling, programming. Moving forward are the conclusion of the final out-coming and partial thinking about some other extra circuit which cannot accomplish in class. Finally, I will summarize sorts of problems and difficulties encountered in the process and respectively solutions关键词：计数功能组合多功能数字时钟同步整点报时下载检验Key word: counting combination of functions multi-function digital clock、Synchronous、 A little bit whole tell the time download inspection一、实验内容 (3)二、题目简介 (3)三、基本要求 (3)3.1 设计的基本要求 (3)3.2 设计提高部分要求 (3)四、方案论证 (3)五、基本电路各个功能的模块设计 (6)4.1 脉冲发生电路 (6)4.2 计时电路 (10)4.3 较分校时电路 (13)4.4 清零电路 (15)4.5 保持电路 (16)4.6 报时电路 (16)4.7 译码显示电路 (17)4.8 消颤电路 (19)4.9 各种组合电路 (20)六、附加功能的设计 (21)6.1 星期电路 (21)6.2 秒表电路 (22)七、实验的改进 (25)7.1 较分校时较星期的改进 (25)八、实验的电路设计总图 (26)九、实验中遇到的困难及改进方法 (26)9.1 最大的困难：数字钟计数器的设计 (26)十、正在设计还未能实现的功能 (27)10.1 闹钟电路 (27)十一、电路下载 (29)十二、实验感想 (30)十三、鸣谢 (31)十四、参考文献 (31)一、实验内容：利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。
(整理)多功能数字钟设计EDA实验报告
EDA (Ⅱ)实验报告多功能数字钟的设计0710200247 zh2010-5-25摘要:本实验是设计一个多功能数字钟。
根据实验要求设计了基本的二十四小时计时和整点报时电路，并且数码管部分采用了动态显示。
同时根据提高部分要求，将一小时秒表的功能集成到了数字钟里。
实验过程采用自顶向下的设计思想，大量采用了模块操作。
Summary:The purpose of the EDA experiment is to design a multi-funtiondigital clock. It's according to the experiment request that the Ihave designed a 24 hours clock with the function telling time at alittle bit whole,and figurestube part adopt the dynamic statemanifestation.In the mean time to satisty the exalation of thecapability ,a stop-watch mold piece is integrated in the digitalclock.The thought of getting down from crest instructs the experimentprocess,whose feature is the adoption of the mold pieces.关键词：数字钟动态显示模块秒表Key words：Digital clock dymanic state manifestation mold pieces stop-watch目录摘要 1 正文 3设计要求说明 3方案论证 3各子模块原理图 4调试及仿真15编程下载17总结18总结部分18遇到问题及解决方法18实验体会18参考文献19正文：1、【设计要求说明】：设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能：1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的清零开关（K1=1正常工作，K1=0时钟的分、秒全清零）；4、K2是计时/闹钟的校时开关（K2=0正常工作，K2=1时可以快速校分）；5、K3是计时/闹钟的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、K4是系统的使能开关（K4=1正常工作，K4=0时钟保持不变）；7、定时闹表功能；8、K5是闹钟/计时显示切换开关（K5=0时显示计时，K5=1时显示闹钟定时时间）；9、K6是闹钟使能开关（K6=1 闹钟正常工作，K6=0屏蔽闹钟功能）10、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”,59’55”,59’57”时报时频率为500Hz,59’59”时报时频率为1KHz, ）；2、【方案论证（整体电路的工作原理）】：数字钟系统可以分为以下几大模块：脉冲发生电路模块，基本计时模块，动态译码显示模块，校分电路模块，报时电路模块，清零电路模块。
eda2设计报告_多功能数字钟设计说明
EDA(Ⅱ)实验报告——多功能数字钟设计摘要本实验利用ALTERA公司的QUARTUSⅡ开发平台，对Cyclone系列的EP1C12Q240C8芯片进行开发，以实现数字钟。
具体功能有：计时，校时校分，清零，闹铃，整点报时等。
AbstractIn this study, the company's QUARTUS Ⅱ ALTERA development platform, on the Cyclone series EP1C12Q240C8 chip development to digital clock. Specific features include: time, school hours when the school, clear, alarm, and so the whole point timekeeping.关键字FPGA QUARTUSII 设计多功能数字钟KeywordsFPGA QUARTUSII design multi-function digital clock目录一、设计要求说明二、方案论证三、各子模块设计原理1、脉冲发生模块(1) 48分频(2) 1000分频(3) 计时信号的产生2、模块设计(1)24小时模块（2）报时电路模块（3）较时较分清零模块说明（4）闹钟模块1.闹钟清零2.闹钟较分较时3、译码显示模块（1）译码显示（2）显示转换模块4、整体电路构成附各开关使用说明四、编译及仿真下载1、编译2、下载五、结论六、设计感想1、设计过程中遇到的问题及解决方法2、设计的收获与感受七、参考文献设计报告一、设计要求说明设计基本要求：1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、 K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、 K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、 K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；设计提高部分要求1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率500Hz,59’59”时报时频率为1KHz, ）；2、闹表设计功能；二、方案论证本次实验是通过脉冲发生电路产生1Hz的频率作为计时电路的脉冲，计时电路是由两个模60的电路分别作为秒和分，一个模24的电路作为时，计时电路通过译码显示电路在七段数码管上显示；校分校时电路则是通过一个或门分别与秒的进位信号和分的进位信号相或，用或门的输出端控制分和时的计数器使能端使其计数；清零电路则是通过控制秒、分、时的计数器的清零端，使其一并清零；报时电路是根据所要求的时间由计时电路产生反馈信号再跟要求的报时频率相与后输出端跟蜂鸣器相连即可产生相应频率的报时信号。
多功能数字钟设计实验报告XilinxEDABasys2华中科技大学HUST
多功能数字钟设计实验报告院系：电子与通信工程学院：郭世康班级：1301学号：U202113639指导教师：唐祖平一、实验目标掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程熟悉EDA软件使用掌握Verilog HDL设计方法分模块、分层次数字系统设计二、实验容要求根本功能能显示小时、分钟、秒钟〔时、分用显示器，秒用LED〕能调整小时、分钟的时间提高要求任意闹钟；〔1分〕小时为12/24进制可切换〔1分〕报正点数〔几点钟LED闪烁几下〕〔1分〕三、实验条件Xilinx工程环境，win7操作系统，BASYS2实验板。
四、实验设计1.设计分析数字钟大体上由2个60进制计数器，1个24进制计数器构成，中间有数据选择器进展连接。
为实现提高功能，还需12进制计数和整点判断模块。
下列图为数字钟层次构造图。
2. 实验原理振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲。
秒计数器计满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按24或12进制规律计数。
计数器的输送译码显示电路，即可显示出数码〔即时间〕。
计时出现误差时可以用校时电路进展校时和校分。
小时显示〔12\24〕切换电路、仿电台报时、定时闹钟为扩展电路，只有在计时主体电路正常运行的情况下才能进展功能扩展。
本实验采用Verilog HDL进展描述，然后用FPGA/CPLD实现，使用部50MHz 晶振作为时钟电路。
3. 逻辑设计实现上述功能的Verilog HDL 程序如下。
实现根本功能的程序分为两层次四个模块，底层有3个模块构成，即6进制计数器模块，10进制计数器模块和24进制计数器模块，顶层有一个模块，他调用底层的3个模块完成数字中的计时功能。
moduletimeclock(Hour,Minute,Second,CP,nCR,EN,Adj_Min,Adj_Hour,number,Light,clk,temp,c hange,AMTM,dingdong);output [7:0] Hour,Minute,Second;output [3:0] Light,temp;output [6:0] number;output clk,AMTM,dingdong;//clk为分频之后的时钟信号，频率为1Hz，AMTM为24进制转换12进制时说明上下午的变量，dingdong为整点报时时的闪烁信号。
EDA实验多功能数字钟课程设计报告
. . -.课程设计报告设计题目：EDA实现多功能数字钟. . -.课程设计 任务书题目 EDA 实验多功能数字钟 任务与要求一、实验任务：用FPGA 器件和EDA 技术实现多功能数字钟的设计 条件：1、MAX+Plus 软件2、FPGA 实验开发装置根本功能：1、以数字形式显示时、分、秒的时间； 2、小时计数器为24进制； 3、分、秒计数器为60进制。
二、小时计数器为24进制原理图如下：…………………………装………………………………订对该图进展编译及波形仿真如下：分析及结论：小时计数器是24进制用当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161记数。
但是等到上面的计到2时下面的将不能超过4所以等上面的计到2，下面的计到4时就将两个74161共同预置。
从而实现00—24分的记数功能。
仿真波形显示里23小时到00分的循环的过程仿真到位。
对上述仿真波形图进展打包工作，将24进制图建立成模块：三、分计数器为60进制原理图如下：对该图进展编译及波形仿真如下：分析及结论：分计数器是60进制的。
当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161计数，到5时将两个74161共同预置。
从而实现00—59秒的记数功能。
Cp60S为向分的进位信号上跳沿有效。
仿真波形显示里59秒到00秒的循环的过程，仿真到位。
对上述仿真波形图进展打包工作，将60进制图建立成模块：四、秒计数器为60进制原理图如下：对该图进展编译及波形仿真如下分析及结论：秒计数器是60进制的。
当下面的74161到9时等下个脉冲来是向上面一个74161进位使的上面的74161计数，到5时将两个74161共同预置。
从而实现00—59秒的记数功能。
Cp60S为向分的进位信号上跳沿有效。
仿真波形显示里59秒到00秒的循环的过程，仿真到位。
对上述仿真波形图进展打包工作，将60进制图建立成模块：五、多功能数字钟的主体局部原理图如下：仿真波形图如下：六、下载1、添加译码模块后的原理图对上述图形进展编译及波形图如下2、选用器件3、分配引脚号4、对器件进展下载下载模块的原理图如下七、心得体会：充分体会到了合作的重要性，在协同中觉察自己的缺乏，认真听取同伴的意见。
EDAII实验报告—多功能数字钟2南京理工大学
EDA设计Ⅱ实验报告——多功能数字钟设计姓名：学号：11042203**指导老师：姜萍完成时间：2013年12月目录一、实验内容及要求 (5)二、电路设计原理 (5)三、各子模块设计 (7)1、脉冲信号发生电路 (7)2、计时电路 (10)3、译码显示电路 (15)4、校分(时)电路 (16)5、保持电路和清零电路 (18)6、整点报时电路 (18)7、最终的时钟电路 (19)四、调试仿真和编程下载 (20)五、实验总结 (21)附录、参考文献 (23)摘要：数字钟已经成为我们生活中不可或缺的一部分。
本文的内容便是多功能数字钟的设计，其具有24小时计时，调整时间，时间清零，时间保持，整点报时的功能。
首先文章介绍了实验的内容和要求，并对多功能数字钟的设计原理进行了介绍。
实验采用分模块设计最终整合的方法，对每一个模块进行封装，最终整合成一个总体的实验电路，完成多功能数字钟所要求的功能。
接着文章介绍了具体的试验方法和步骤。
我们利用可编程逻辑器件，在QuartusII软件上进行设计，实现多功能，这就是所谓的FPGA。
我们先是设计分频电路，对实验箱上的48MHZ信号进行分频得到所需信号，接着设计计时和译码显示电路，利用软件的仿真功能验证模块设计的正确性。
然后分别设计校分校时电路，保持清零电路，整点报时电路模块，仿真验证模块的正确性。
最后将各个模块整合，组合成完整的数字钟电路。
最后在对电路的引脚进行分配后，下载到SmartSOPC试验系统中，验证电路的设计是否正确。
关键词：数字钟，FPGA ，QuartusII，SmartSOPC，分模块设计Summary：Digital clock has been an necessary part of our daily life.The content of this essay is the design of multi-function digital clock, which has the functions of 24-hour timer,time adjustment, time cleared, the time to maintain, the whole point timekeeping and alarm.First,the content and demands of experiment is presented in the essay,the design principle of multi-function digital clock is also introduced.The method of module integration after designing and simulating each module is taken to implement the experiment.After packaging all module,all the modules are integrated to realize the final electric circuits,implementing all the demands of multi-function digital clock design.Second,the method and steps of the experiment is ing programmable logic devices,the electric circuits are designed in software QuartusII to realize the multi-function,which is called FPGA. Firstly, the frequency dividing circuit is designed to get the frequency required by dividing the frequency of 48MHZ from the experiment box.Then,the timing circuit and decoding-and-display circuit are also designed,which are all simulated in software to test their validity.After all,the timeadjustment circuit,the time maintain circuit,the time cleared circuit and the alarm circuit are also designed,which are simulated in the software to test their correctness.After packaging all the circuits into modules,the modules are integrated to finish the multi-function digital clock design.Last,the final circuit is downloaded to the SmartSOPC experiment system to test its validity after assigning all the pins of the final circuits.Keywords:digital clock, FPGA ，QuartusII，SmartSOPC，points module design一、实验内容及要求1、实验内容：利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。
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『EDA设计II』课程实验报告姓名学号学院指导教师时间 2011年 05月多功能数字钟摘要：本实验利用Quartus II软件设计多功能数字钟并下载到Smart SOPC实验系统，实现校分、校时、清零、保持和整点报时等多种基本功能，以及闹钟等附加功能。
本实验首先通过Quartus II 软件对各模块进行原理图设计，并进行仿真调试，最后下载至实验平台验证其功能。
关键词：多功能数字钟Quartus II软件仿真封装校分校时清零保持整点报时闹钟Abstract：The experiment is to design a multi-purpose digital clock by Quartus II and then download to the test system of Smart SOPC. It can realize many functions such as minute adjusting, hour adjusting, resetting, keeping and reporting time on integral hour. Apart from this, it can also be used as a alarm clock. First of all, we design the schematic diagram of every part. In addition, we simulate through Quartus II. At last, we download it to the tests platform and test the function.Key words：multi-purpose digital clock Quartus II simulate seal minute- adjusting hour adjusting resetting keeping reporting time on integral hour alarm clock目录一设计要求说明 (3)1 实验目的 (3)2 实验要求 (3)二方案论证 (4)1 总体电路图 (5)2 基本计时电路工作原理 (5)3 附加闹钟电路工作原理 (5)4 多功能数字钟原理框图 (6)三基本计时电路各子模块工作原理 (6)1 脉冲发生电路 (6)2 计时电路 (10)3 校时、校分、保持、清零电路 (14)4 动态译码显示电路 (16)5 报时电路 (18)6 消颤开关组电路 (19)7 基本计时电路综合 (21)四闹钟电路子模块工作原理 (24)1 闹钟消颤开关与闹钟校时校分清零电路 (24)2 闹钟与计时校时分复用电路 (27)3 比较电路 (28)4 2选1 显示复用电路 (28)5 闹钟与整点报时复用电路 (29)五程序下载 (30)六实验总结与感想 (30)1 实验中出现的问题总结 (30)2 实验感想 (31)一、设计要求说明1、实验目的1）掌握较为复杂逻辑电路的设计方法。
2）进一步学习用VHDL语言描述逻辑电路。
2、实验要求1）设计一个具有校时、校分、清零、保持和整点报时功能的数字钟。
2）对数字钟采用层次化的方法进行设计，要求设计层次清晰、合理；构成整个设计的功能模块既可采用原理图输入法实现，也可采用文本输入法实现。
3）数字钟的具体设计要求如下：（1）能进行正常的时、分、秒计时功能；（2）分别由六个数码管显示时分秒的计时；（3）K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；（4）K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；（5）K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；（6）K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；（7）使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”，59’55”，59’57”时报时频率为512Hz，59’59”时报时频率为1KHz）；4）在以上所述的基本功能的基础上，实现附加功能：闹钟功能：闹钟功能是通过开关K6切换显示至闹钟界面，利用校分和校时复用开关K3、K4为闹钟设定时间，对闹钟时间设定时并且不影响数字钟计时。
开关K7为闹铃开关，当K7=0时闹钟定时到时闹铃不响，K7=1时闹钟定时到时音乐闹铃响起。
二、方案论证（整体电路的工作原理）1、总体电路图说明：K1=0时正常工作，K1=1时保持；对应于电路图中kbaoK2=0时正常工作，K2=1时清零；对应于电路图中kqlK3=0时正常工作，K3=1时给电路快速校分；对应于电路图中kmin K4=0时正常工作，K4=1时给电路快速校时；对应于电路图中khour K6=0时显示基本计时，K6=1时显示闹铃设定时间；对应于kalarmK7=0时闹铃关闭，K7=1时闹铃开启；对应于电路图中klj2、基本计时电路工作原理数字计时器由脉冲发生电路、计时电路、动态译码显示电路和控制电路等几部分构成，其中控制电路包含校分、校时、保持和清零电路。
基本功能部分的原理框图如下：其中，脉冲发生电路将实验箱提供的48Mhz的频率分成电路所需要的频率（1khz，500hz，2hz，1hz）；计时电路由计数器构成，时位是模24的计数器，分位和秒位是模60的计数器，秒个位由脉冲发生电路产生的1hz脉冲进行计数，形成时钟；计时电路与动态译码显示电路相连，将时间显示在六个七段数码管上，并驱动报时电路进行整点报时；动态译码显示电路由数据选择器、译码器、数码管以及一个用于控制的计数器组成，当闪烁频率大于人眼的分辨频率时，就能实现动态显示；报时电路在59’53”, 59’55”,59’57”时使用500hz的频率报时， 59’59”时用1khz的频率报时；清零电路使系统的时、分以及秒同时归零；校时分电路对时、分提供快速校准；保持电路使电路停止计时，显示当前的时间。
3、附加闹钟电路工作原理闹钟电路包括：闹钟校时分与计时校时分复用电路、2选1电路（闹钟和计时电路复用输出）、闹钟开关消颤电路、闹钟校时分清零电路、比较电路（比较时间与闹钟设定的时间）、报时电路等。
闹钟电路与计时电路共用校时、校分开关K4、K3，通过开关K6（Kalarm）切换计时和闹钟显示，K6=0时计时电路校时分，K6=1时闹钟设定时间校分、时；闹钟设定时间与计时电路时间通过2选1电路复用输出；比较电路判断计时时间与闹钟设定时间是否相同，从而达到定时闹铃的功能；报时电路使得整点报时与闹铃功能复用蜂鸣器。
4、多功能数字钟原理框图三、基本计时电路各子模块工作原理1、脉冲发生电路脉冲发生电路将实验箱提供的48MHz 的频率分频成1Hz （供系统时钟），2Hz （快速校分、校时）以及1KHz 和500Hz （供闹钟电路）。
具体见下：（1）模块封装：（2）内部电路：报时电路2选1复用电路 开关消颤电路组清零保持电路校时分电路闹钟电路计时电路脉冲发生电路 译码显示电路1.1 3分频电路：（1）模块封装：（2）内部电路：此处3分频电路由74163用置数法实现,使用74163组成模3计数器实现3分频。
（3）仿真波形：1.2 2分频电路：（1）模块封装：（2）内部电路：此处2分频电路亦由74163用置数法实现,使用74163组成模2计数器实现2分频。
（3）仿真波形：1.3 24分频电路：（1）模块封装：（2）内部电路：24分频电路由3分频电路与3个2分频电路组成。
（3）仿真波形：1.4 1000分频电路：（1）模块封装：（2）内部电路：1000分频电路由3个模10计数器组成，每个模10计数器由74160用反馈复位法实现，从QC端输出，使分频后高电平和低电平之比接近1。
（3）仿真波形：2、计时电路计时电路包括秒、分、时三个模块，依次进位。
其中，秒和分模块类似，都是一个模60计数器，只是秒模块的进位为1Hz脉冲，而分模块的时钟为秒模块的进位，时模块是一个模24计数器，其时钟为分模块的进位。
具体见下：2.1 秒计时模块：（1）模块封装：管脚说明：输入：60s为外部的1Hz脉冲，clear为清零信号。
输出：o1至o4为秒个位，o5至o8为秒十位，sec_to_min为秒向分的进位。
（2）内部电路：秒计时模块的实质是一个模60计数器。
图中，前一个74160为个位，后一个为十位，每当个位计数到1001时，ROC 由0变为1，将十位的ENT 置位，十位的74160计1，当十位的计数到5（0101），个位的计数到9（1001）时，置位两个计数器，重新由0开始，这样就完成了模60计数。
74160置位端LDN 低电平有效，因此将59时个位的B C A D Q Q Q Q ,,,,十位的B D A C Q Q Q Q ,,,与非之后送给LDN 。
在0到59之间时，LDN =1，无效；59时，LDN =0，计数器将被置位为0。
（3）仿真波形：2.2 分计时模块：（1）模块封装：管脚说明：输入：sec_to_min为秒向分的进位，clearmin为清零信号。
输出：minge1至minge4为分个位，minshi5至minshi8为分十位，min_to_hour为分向时的进位。
（2）内部电路：分计时模块的原理同秒计时模块，在此不再赘述（3）仿真波形：2.3 小时计时模块：（1）模块封装：管脚说明：输入：min_to_hour为分向时的进位，clearh为清零信号。
输出：hge1至hge4为时个位，hshi5至hshi8为时十位。
（2）内部电路：小时计时模块是一个模24计数器。
模24计数器原理与模60计数器类似，个位为3，十位为2时置位为0，即将个位的A B Q Q ,和十位的B Q 经与非门接入LDN 。
（3）仿真波形：3、校时、校分、保持、清零电路 3.1 校时、校分、保持电路： （1）模块封装：管脚说明：输入：2hz 为外部脉冲，用来校时分；1hz 为计时脉冲；sec_to_min 为秒计时电路输出的进位；min_to_hour 为分计时电路输出的进位；re_hour 为校时开关；re_min 为校分开关；re_keep 为保持开关。
输出：signal 为秒计时电路输入的计时脉冲；re_min_out 为分计时电路的输入脉冲；re_hour_out 为时计时电路的输入脉冲。
（2）内部电路：由图可见，当保持开关re_keep为低电平时，正常计时；为高电平时，秒个位无时钟信号输入，从而整个系统处于保持状态。
当校分开关re_min=1时，秒不再计时，同时屏蔽了秒向分的进位输入，使得进位脉冲为2hz，从而实现快速校分；当校时开关re_hour=1时，秒不再计时，同时屏蔽了分向时的进位，进位脉冲为2hz，实现快速校时。