CPLD数字钟实验报告
通信原理实验一实验报告 CPLD 可编程数字信号发生器实训
11脚
10脚
9脚
8脚
6脚
5脚
4脚
81脚
80脚
79脚
77脚
76脚
75脚
74脚
73脚
70脚
69脚
68脚
12脚
3.CPLD可编程模块电路
图1CPLD可编程模块电路图
三、
1.打开电源总开关，电源指示灯亮，系统开始工作；
2.用示波器测出下面所列各测量点波形，并对每一测量点的波形加以分析；
(2)CPLD可编程模块组成：ALTERA公司的EPM7128(或Xilinx公司的XC95108)、编程下载接口电路（J101）和一块晶振（OSC1）。
(3)晶振：产生系统内的16.384MHz主时钟。
2.各种信号的功用及波形
(1)CPLD型号为EPM7128由计算机编好程序从J101下载写入芯片，OSC1为晶体，频率为16.384MHz，经8分频得到2.048MHz主时钟。
(2)取样时钟、编码时钟、同步时钟、时序信号还将被接到需要的单元电路中。
(3)PN32kHz、PN2kHz伪随机码的码型均为111100010011010，不同的是码元宽度不一样，PN2kHz的码元宽度T＝1/2K＝0.5ms，PN32kHz的码元宽度T＝0.03125ms。
面板测量点与EPM7128各引脚信号对应关系如下：
五
图21CPLD可编程ຫໍສະໝຸດ 字信号发生器模块512Hz的时钟信号。（图3上）
(4)TP104
256KHz的时钟信号。（图3下）。
图3
(5)TP105
128KHz的时钟信号，作FSK调制模块中产生载波信号。（图4上）
(6)TP106
64KHz的时钟信号，作为FSK调制模块中产生载波信号。（图4下）
CPLD制作数字钟的评测报告
CPLD制作数字钟的报告论文2008-06-18 11:45:01阅读429评论0字号：大中小通过这8周的学习，我知道了CPLD及电子电路CAD主要是学习里利用可编程器件使其实现某种指定功能。
将通过编程做出的器件进行设计组装，调试使其成为一个简易的电子产品。
同时我也了解如何设计一个电子产品。
首先必须明确系统的设计任务，根据任务设计方案，然后对方案中的各部分进行单元电路的设计，参数计算和器件选择，最后将各部分连接在一起，画出符合设计要求的完整的电路图。
然后进行编译，使其功能在可编程器件上能够实现。
在这8周的时间里，我们主要完成了以下六个实验：实验一: 组合逻辑设计、实验装置的使用方法一实验目的:1通过一个简单的3-8译码器的设计,掌握组合逻辑电路的设计方法。
2.初步了解EPLD设计的全过程, 初步掌握Altera软件的使用。
3.掌握组合逻辑电路的静态测试方法.二实验步骤:1 进入Windows操作系统,打开Max+PLUSII的设计软件. 启动File口Project Name菜单,将出现Project Name 对话框,在对话框内键入设计项目名YUSHI,选Ok即可2.点击Assign 口Device菜单,选择器件EPF10K144-13 设计的输入. 画出的实验原理图如下:点击保存按钮保存原理图. 将起保存在YUSHI文件下,起扩展名为.gdf4. 设计项目的编译. 点击MAX+PLUSII 口compiler项,出现编译窗口,点击start即可开始编译5.设计项目的模拟仿真. 通过模拟一个项目来证明它的功能是否是正确的. 上述电路的仿真波形如下:6.在底层图编辑器中观察适配结果以及管脚的重新分配定位.对照结构管脚分配表,根据自己的设计进行分配.7, 器件的编译.三. 实验效果产生的现象:通过按键输入，发光二极管显示3-8译码器的功能。
四实验小结:通过这个实验，我们初步了解了Max+PLUSII软件设计环境以及软件的使用。
关于实验报告cpld
报告要求一．报告用A4纸张打印，报告封面用统一模板（见下页），上交时间为课程结束后的下一周周四上午九点至十一点。
二．字数要求2500--3500字之内，每个同学一份，同组同学可共用成果，其余部分应有区别。
三．实验项目1、实验一组合逻辑设计、实验装置的使用方法2、实验二用VHDL设计十六进制加法计数器3、实验三用VHDL设计6进制、60进制计数器4、实验四报时电路、分频电路、二选一电路5、实验五数字钟综合设计6、实验六 PROTEL99SE原理图、印制电路板图（PCB）设计四．实验报告内容要反映出以上6个实验的内容，重点说明数字钟综合设计，包括实验目的、实验原理、实验步骤、实验电路或者是程序、仿真波形（在能够仿真的情况下）、实验中遇到的问题及解决的方法，实验完成的效果等。
五．总结简单谈一下学习本课程的体会。
1CPLD及电子CAD 实验报告姓名：黄嘉宝学号：2010108122网选班号:1网选序号:13同组同学姓名：郑琦三峡大学电气与新能源学院21、实验一组合逻辑设计、实验装置的使用方法一、实验目的：（1）简单了解38译码器的设计，初步掌握组合逻辑电路的设计方法（2）学会使用MAX2软件二、实验步骤：1、指定项目名称启动max2软件——file——Project name(对话框中输入项目名)2、建立新文件File ——new(选第一个XX.gdf文件)——OK3、设计的输入1)原图的空白处双击鼠标左键2）输入原件名称或鼠标点击选取即可以38译码器的逻辑电路设计为例步骤如下：双击max2启动软件——file——project——输入项目名ymq38_13——file——new——选第一个XX.gfd——OK——保存命名ymq38.gdf——双击鼠标左键依次输入元器件input\output\not\and3\依次命名然后连线得到附录一图——保存——编译确定是否有连线错误（max2+plus——comfile）4、硬件检测功能编程下载，验证电路逻辑功能的硬件检测方法1、指定器件assign/device选ACEX1k和EP1K30TC144—12、编译生效max-plus/compiler3、分配管脚max-plus/floorplan editor4、编译生效max-plus/compiler5、打开装置的电源开关调到模式56、下载max-plus/programmer7、载入下载文件JIAG/Multi-Device JIAG Chain setup8、删除无用文件9、浏览后缀为.sof的文件，点add10、点configure管脚如何分配：在给定的装置结构图里面选取适当的数码管和相应的控制开关，然后在给定的表格中找到对应的管脚，然后分别把管脚导入到相应的位置34附录一五、波形仿真：file-new-waveform editor （波形文件）保存 Node-enter-list-(导入输入、输出)options-gridsize(改尺寸不能低于10nm) simulator(开始仿真) timing anal(定时分析器) 得到如下结果验证38译码器52.VHDL 硬件描述语言在VHDL 程序中，通常包括实体（ENTITY ）、结构体（ARCHITECTURE ）、配置（CONFIGURATION)、包集合（PACKAGE)、和库（LIBRARY)5部分。
CPLD数字时钟设计
Cpld课程学习报告第1页一、课题简介：此次CPLD设计是借助MAX+PLUSII软件完成十进制计数器的制作，其中需要编译、生成GDF文件、接引脚、传输数据等过程；并以十进制计数器为引导，完成基本时钟、闹钟、整点报时、跑表的制作，并最终完成整个数字钟的综合设计另外。
在此基础上可添加更多额外功能的扩展。
二、课题要求：时、分、秒六位数码管显示（标准时间23点59分59秒）；具有小时、分钟校准功能；整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀);跑表:最大计时99分59秒999毫秒。
独立的跑表功能，不影响数字钟正常工作;定时花样闹钟：可在00:00到23:59之间由用户设定任一时间，到时报警；插入一段音乐，在跑表工作时开始播放。
Cpld课程学习报告第2页三、数字钟设计的逻辑结构：四：数字钟设计的基本步骤：（1）具有调时、调分功能的基本时钟：运用24进制及60进制计数器组装，并接入相应输入输出器件。
通过频率为1Hz的脉冲作为输入端接到60进制的计数器，以进位标志carry作为下一级的频率脉冲，从而实现了一个可以表示实际时间的时钟。
此处用或门将外部的手动脉冲信号送进驱动实现了调时功能。
Cpld课程学习报告第3页60进制计数器的程序：（24、1000进制等计数器原理类似）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mp62_cnt60_5 isport(clk,clr,en: in std_logic;carry : out std_logic;ge,shi : out std_logic_vector( 3 downto 0));end ;architecture one of mp62_cnt60_5 issignal g,s :std_logic_vector(3 downto 0);beginprocess(clk,clr,en,g,s )beginCpld课程学习报告第4页if clr='1' theng<="0000";s<="0000";elsif clk'event and clk='1' thenif en='0' thenif g="1001"and s="0101" theng<="0000";s<="0000";carry<='1';elsif g="1001" theng<="0000" ; s<=s+1;else g<=g+1;carry<='0';end if;end if;end if;end process;ge<=g;shi<=s;end;（2）定时部分：Cpld课程学习报告第5页定时部分有两个方面的说明：1、二选一模块：当S为0时，显示正常时间；当S为1时，显示定时时间。
基于CPLD的数字时钟设计
CPLD课程学习报告学生姓名：熊军同组者姓名：黄辉CPLD的全称是Complex Programmable Logic Device （即复杂可编程器件），但本次试验所使用的器件并不是CPLD而是FPGA，FPGA的全称是Field Programmable Gate Array （即现场可编程门阵列）。
FPGA与CPLD有很多相似点，它们都是可编程数字逻辑器件，都在时序逻辑电路和组合逻辑电路中有很强的优势。
它们的区别在于，FPGA的容量大、速度慢且不可预测、掉电信息丢失，二CPLD容量小、速度快且有很好的可预测性、掉电信息不丢失。
CAD 的全称是Computer Aided Design（即计算机辅助设计）。
本实验所用到的软件是MAX+PLUS II，本次试验目的是做一个数字时钟。
该数字时钟包含五个主模块，它们分别是数字时钟模块、闹钟模块、跑表模块、模式选择模块和音乐模块。
完成的功能如下：1、数字时钟，时、分、秒六位数码管显示（标准时间23点59分59秒），具有小时、分钟加减调时调分的校准功能，整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)；2,、定时闹钟，可在00:00到23:59之间由用户设定任一时间，到时报警，定时闹钟花样，前10s一般振铃，其后13秒较急促，再其后17秒急促，最后20秒特急促振铃。
并可随时关断；3、跑表，最大计时99分59秒999毫秒。
独立的跑表功能，不影响数字钟正常工作。
另外附加一段音乐，可随时控制播放和停止，不影响其他任何功能，音乐的内容是《两只蝴蝶》。
系统原理图如下：系统共有九个输入管脚，41个输出管脚，输出管脚中包括一个蜂鸣器，八个数码管，八个LED发光二极管。
图中的D触发器的作用是为了使跑表具有后台功能。
下面依次介绍这五个模块。
一、数字时钟模块数字时钟模块包含四个部分，它们分别是六十进制计数器、二十四进制计数器、分频器和整点报时控制器。
CPLD实验报告
实验一 Xilinx软件及状态机设计一实验目的:学习FPGA设计软件, 掌握软件流程, 掌握状态机编程。
二实验内容:设计一个状态机三实验说明:状态机设计是数字电路中使用非常广泛和方便的时序设计工具。
由于硬件是并行的触发, 相对软件是串行执行, 那么让硬件电路按照节拍执行串行操作指令就成为一个问题, 这就是状态机的主要功能。
相应的, 软件指令中的几十条简单顺序执行代码可能需要硬件的几十上百个触发器去实现其功能。
所以, 软件与硬件的设计思路有相当大的区别。
当然, 随着FPGA规模的不断扩大, 这些问题也越来越容易解决了。
我们可以用软件的思路去描述自己的设计, 可能最终实现的电路是几十万门级的器件, 但是你只要花费几美元就能买到。
状态机是数字电路的基础, 因此, VHDL的学习也从这个实验开始。
四实验过程:1.在进行实验之前, 我先自学了VHDL语言。
2.熟悉Xilinx软件环境。
3.通过仿真, 读懂了states这段代码所实现的功能及其出现的问题。
五思考题:1.通过仿真, 这段代码实现相应功能时出了什么问题？请修正代码。
答：这段程序完成的是对红绿灯的控制功能。
通过仿真发现所有的灯都比预期的多亮了2秒, 比如东西方向绿灯亮62秒（应该是60秒）, 黄灯是5秒（应该是3秒）。
出现此问题的原因是没有考虑到硬件的延时问题。
所以只要把程序中的59改为57, 39改为37, 3改为1, 再进行仿真, 结果就正确了。
2.状态机输出分成同步输出和异步输出, 状态机异步输出直接用状态机的某个状态进行组合逻辑运算来得到一个输出, 同步输出是在该状态的时钟上跳沿控制输出变化。
请问同步输出和异步输出利弊各在哪里？答: 同步输出的优点是: 时钟脉冲的间距解决了组合逻辑电路中的延时和竞争问题。
只要时钟脉冲的宽度合适, 输出就不会存在竞争与现象。
缺点是: 外部输入信号的变化应满足触发器正常工作所需的建立和保持时间。
因为上述特点使得同步时序输出的工作速度的提高受到限制, 且对时钟脉冲到达个触发器的时间及外部信号的变化有较严格的要求。
数字电路课程设计实习报告
数字电路课程设计题目：利用CPLD 设计可调时数字钟学 院 专 业 学 号 姓 名 教 师201利用CPLD 设计可调时数字钟摘要装 订 线本数字钟采用动态显示数字的方法，输入512Hz的时钟信号，驱动显示位选信号产生，位选信号以85Hz从0到6不断地扫描数码管。
输入2Hz信号通过2分频变成秒信号，秒信号驱动时钟计数模块计数，完成时钟计数的功能，在位选信号扫描到相应的数码管时，计数器将计数的结果显示在数码管上，由于视觉残留的关系，人眼会感觉到数字一直在显示，从而实现计时功能。
在手动调节时钟时，有三个按键，一个实现清零，一个作为分调整按键，最后一个作为时调整按键。
调整时间键在对应时或者分数码管后通过按压按键产生脉冲使数码管实现加一的运算，从而改变时间，将1Hz 闪烁的小数点接在秒信号上即可。
关键词：CPLD 计数器分频器三选择器七段译码器目录一、总体设计方案 (1)1.1设计要求 (1)1.2设计原理 (1)1.2.1电源电路 (1)1.2.2振荡电路及分频电路 (1)1.2.3显示电路 (2)1.2.4JTAG下载接口 (2)1.2.5CPLD电路原理图 (3)二、各模块说明 (4)2.1设计思路及步骤 (4)2.2总体框图 (4)2.3各模块说明 (4)2.3.1 7段译码器 (4)2.3.2 消抖模块 (5)2.3.3及门模块 (5)2.3.4数据选择器模块 (6)2.3.5 D触发器模块 (6)2.3.6非门模块 (7)2.3.7或门模块 (7)2.3.8十进制计数模块 (7)2.3.9位选模块 (8)2.3.10秒计数模块 (8)2.3.11六进制模块 (10)2.3.12分计数模块 (11)2.3.13分频器模块 (12)2.3.14顶层总模块 (13)2.4数字钟电路总图 (12)三、课程总结 (16)3.1遇到的问题及其解决办法 (16)3.2收获及体会 (16)参考文献 (16)一总体设计方案1.1设计要求1、以数字形式显示时、分、秒的时间；2、要求手动校时、校分；3、时及分显示之间的小数点常亮；4、分及秒显示之间的小数点以1Hz频率闪烁；5、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。
数字钟 实验报告
数字钟实验报告数字钟实验报告1. 引言数字钟是一种以数字形式显示时间的装置，广泛应用于日常生活中。
本实验旨在通过搭建数字钟电路并进行实际测试，了解数字钟的工作原理和实现方式。
2. 实验材料和方法实验材料：电路板、电子元件（集成电路、电阻、电容等）、数字显示屏、电源、万用表等。
实验方法：按照电路图连接电子元件，将数字显示屏连接到电路板上，接通电源后进行测试。
3. 实验步骤3.1 搭建电路根据提供的电路图，将电子元件按照正确的连接方式搭建在电路板上。
确保连接的准确性和稳定性。
3.2 连接数字显示屏将数字显示屏连接到电路板上的指定位置，注意极性的正确性。
3.3 接通电源将电路板连接到电源上，确保电源的稳定输出。
3.4 进行测试打开电源，观察数字显示屏上的显示情况。
通过调整电路中的元件，如电容和电阻的数值，观察数字显示屏上的时间变化。
4. 实验结果在实验过程中，我们成功搭建了数字钟电路，并进行了多次测试。
通过调整电路中的元件数值，我们观察到数字显示屏上的时间变化。
数字钟准确地显示了当前的时间，并且实时更新。
5. 讨论与分析通过本次实验，我们了解到数字钟的工作原理是通过电路中的集成电路和元件来控制数字显示屏的显示。
数字钟的精确性和稳定性取决于电路的设计和元件的质量。
在实际应用中，数字钟通常会采用更加精确的时钟芯片来保证时间的准确性。
6. 实验总结本次实验通过搭建数字钟电路并进行测试，使我们更加深入地了解了数字钟的工作原理和实现方式。
通过调整电路中的元件，我们观察到数字显示屏上的时间变化，验证了数字钟的准确性和实时性。
在今后的学习和工作中，我们将更加注重电路设计和元件的选择，以提高数字钟的精确性和稳定性。
7. 参考文献[1] 电子技术基础教程，XXX，XXX出版社，2010年。
[2] 数字电路设计与实验，XXX，XXX出版社，2015年。
8. 致谢感谢实验室的老师和同学们对本次实验的支持和帮助。
他们的耐心指导和积极讨论使本次实验取得了圆满成功。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
VCC
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
2c lr
ENP
RCO
CLRN
2c lk
CLKLeabharlann inst1 COUNTER
1c lk
INPUT
VCC
OUTPUT
2qa
OUTPUT
2qb
OUTPUT
2qc
OUTPUT
2qd
1qc NAND2 2clr
引出端符号：
TC
进位输出端
CEP
计数控制端
Q0－Q3
输出端
CET
计数控制
CP
时钟输入端（上升沿有效）
/MR 异步清除输入端（低电平有效）
/PE
同步并行置入控制端（低电 平有效）
功能表：
说明： H－高电平 L－低电平 X－任意
（2）下面是用 74LSl60 构成的六十进制计数器和模块功能示意图：
VCC
DigitalClock24
1clk
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd
ins t 1
运用层次设计 的思想新建原 理图，将刚才生 成的功能示意 图按左图方法 连接。
从左到右的 顺序依次为秒、 分、时。
（5）动态显示数码管点亮的控制模块。
如果要实现动态扫描，则需将数码管依次点亮，本人采取 JK 触发器的翻转
1qa 1qb 1qc 1qd
2clk
2qb NAND2 2clr
2qc inst5
OUTPUT
2qa
OUTPUT
2qb
OUTPUT
2qc
OUTPUT
2qd
NOT
inst7
OUTPUT
3clk
DigitalClock60
1clk 1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
关键字：CPLD、数字钟、动态扫描、三态门
二、 实验目的
学会使用 Quartus Ⅱ这款 EDA 常用设计软件。 掌握在 Quartus Ⅱ中电路图的作法、仿真方法和作图技巧。 掌握 CPLD 实验箱的使用和电路的加载运行方法。 掌握动态扫描原理
三、 实验内容
（1）74LS160 的原理与功能 74LS160 为异步清零计数器，即 RD 端输入低电平，不受 CP 控制，输出端立
inst5
由于低位片可以自动清零，而高位片在 6 时则需要清零。因为清零时 6 的存 在非常短暂，故高位片的清零信号无法作为进位输出。
因此若需要进位信号则可以利用 QD 在清零前的高电平经过非门产生一个 上升沿输出。
下面是 74ls160 构成六十进制的波形图。
个位到 9 清零。
十位到 5 清零。
十位清零后产 生进位脉冲。
2qb inst7
ins t 6
（4）时、分、秒模块连接。
DigitalClock60
1clk
ins t 6
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
DigitalClock60
1clk
ins t 2
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
（3）用 74LSl60 构成的二十四进制计数器波形图如下：
从上面的图可以看出在计 24 个数之后，高低位同时清零。 因此这就需要低位片的清零端，也就是说在高位片清零的同时要给低位片清零， 而 60 进制的计数器高位清零时低位片无须清零。
所以低位片的 QC（4）和高位片的 QB（2）即可作为清零信号完成设计。
大的帮助。
XXXXXXXXXXXXXXXXXXX CPLD 实验报告
实验名称： 数字钟
姓名：
XXXXXX
班级：电子与电气 081
学号： 830702007
指导老师： XXXXXX
一、 实验摘要
数字钟用到了很多我们数字电路里所学的数电知识，例如各种逻辑门、译码 器、编码器、数据选择器、计数器、触发器等~。因此，做数字钟有着非常现实 的意义。本实验以 74LS160 作为计数芯片并以与非门芯片反馈辅助构成六十进制 和二十四进制。由于本实验采用的是动态扫描的方式循环点亮四个共阳数码管， 所以需要使用共阳显示译码器 74LS48，三态门芯片、四进制计数器以及二～四 译码器。
即全部为“0”，功能表第一行。74LS160 具有同步预置功能，在 RD 端无效时，LD 端输入低电平，在时钟共同作用下，CP 上跳后计数器状态等于预置输入 DCBA， 即所谓“同步”预置功能。 RD 和 LD 都无效，ET 或 EP 任意一个为低电平，计数 器处于保持功能，即输出状态不变。只有四个控制输入都为高电平，计数器实现 模 10 加法计数，Q3 Q2 Q1 Q0=1001 时，RCO=1
BIN
OE
LTN
OF
OG
inst8 BCD TO 7SEG
使用的集成译码器，它的功能是将四位二进制代码转换成显 示器所需要的七个字段信号。 功能表如下：
（7）将各模块组合
将完整的设计电路的输入、输出引脚接到 CPLD 实验箱对应引脚上，然后下载到 实验箱里并观察程序的运行状况。
四、 实验小结
通过本次实验对软件 EDA 软件有了进一步的了解，掌握在 Quartus Ⅱ中电路图的 作法、仿真方法和作图技巧。
刚开始在实现 60 进制计数器时，计数器清零时需要进位。因为数据瞬间被清零， 时间非常短暂，进位无法实现。编译完成后，画出的进位波形十分短暂，后来在老师 的指导下换了种进位方法，顺利的解决了问题。最后电路调试成功，但下载到器件时
又出现了问题，经过反复检查终于弄清了原来是器件的型号选择错误。 这次试验收获了很多，养成严谨以及对事物的细心观察的习惯，对问题的解决可以有很
74244
1GN 1A1 1Y1 1A2 1Y2 1A3 1Y3 1A4 1Y4
2GN 2A1 2Y1 2A2 2Y2
74248
A
RBON
B
OA
C
OB
D
OC
RBIN
OD
2A3 2Y3 2A4 2Y4
inst9 OCTAL BUF.
左图为译码器集成块，左侧输入右侧输出。 七段显示译码器 74ls248 是一种与共阴极数码管显示器配合
（6）数码管依次点亮、数据依次送出
使用扫描电路的 4 个输出即可将数码管依次点亮，但点亮数码管后要将对应
数据送出，可以是数据量（4 线）也可以是数码管的段码（7 线），考虑电路的复
杂性，我们将数据量输出，再用译码器译码并将输出接数码管。 右图为三态门集成块，左侧输入右侧输出。 它可以控制两组数据，使能端分别为 1GN、2GN。 当 1GN 为低电平时： 1A1,1A2,1A3,1A4 分别将数据转给 1Y1,1Y2,1Y3,1Y4。 当 2GN 为低电平时： 2A1,2A2,2A3,2A4 分别将数据转给 2Y1,2Y2,2Y3,2Y4。
1clk VCC
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
ENP
RCO
CLRN
CLK
inst COUNTER
INPUT VCC
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
2clr
ENP
RCO
CLRN
2clk
CLK
inst1 COUNTER
OUTPUT OUTPUT OUTPUT OUTPUT
NOT inst4
下面是用 74LSl60 构成的二十四进制计数器和模块功能示意图：
VCC 2clr
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
ENP
RCO
CLRN
CLK inst COUNTER
OUTPUT
1qa
OUTPUT
1qb
OUTPUT
1qc
OUTPUT
1qd
NOT
2clk
inst4
DigitalClock24
来产生 4 进制计数即 00、01、10、11，然后使用 2-4 译码器 139 将这四种状态
依次输出为 1000、0100、0010、0001。
注：此处 139 输出加反向器是因为 139 输出为低电平有效，但是控制数码管的控 制需要高电平，因此需要用反向器。 扫描波形如下：
＊“jishu”是 JK 触发器的输出，“yima”是 74ls139 对计数器输出的译码输出。