EDA数字钟实验
EDA多功能数字钟设
实验报告实验四多功能数字钟设计一、实验目的1、学习复杂数字电路系统的设计。
2、设计一个多功能数字钟。
二、实验要求1.数字显示当前的小时、分钟；2.可以预置为12小时计时显示和24小时计时显示；3.一个调节键，用于调节目标数位的数字。
对调节的内容敏感，如调节分钟或秒时，保持按下时自动计数，否则以脉冲计数；4.一个功能键，用于切换不同状态：计时、调时、调分、调秒、调小时制式。
三、实验仪器PC机、Quartus II软件、EDA实验箱四、实验原理1.系统需要两个六十进制计数器用于分钟和秒的计时，为方便译码采用60进制计数器（1）秒计时实验程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;USE IEEE.STD_LOGIC_ARITH.ALL;entity second ISport(clk1,rst1:in std_logic;cout1:out std_logic;cq0:out std_logic_vector(3 downto 0);cq1:out std_logic_vector(3 downto 0));END second;ARCHITECTURE behave of second isSIGNAL d: std_logic_vector(3 downto 0);SIGNAL g: std_logic_vector(3 downto 0);BEGINprocess(clk1,rst1,d,g)BEGINif (rst1 ='1') thend <="0000";g <="0000";elsif(clk1'EVENT and clk1='1')thenif(d=9 and g=5)thencout1<='1';elsecout1<='0';end if;if(d=9)thend<="0000";if(g=5)theng<="0000";elseg<=g+1;end if;elsed<=d+1;end if;end if;end process;cq0<=d;cq1<=g;end behave;clk1是时钟信号,rst1是复位信号, cout1作为下一模块分钟设计的时钟信号,cq0,cq1输出信号最后接在动态译管码芯片上。
EDA实验报告(时钟)
巢湖学院EDA实验报告数字时钟的设计报告学校：巢湖学院系别：物理与电子科学系专业：电子科学与技术班级：07电子科学与技术学号：07036037姓名：汪振新指导老师：常红霞2009-12-10摘要：根据系统设计的要求，系统设计采用自顶向下的设计方法，可以将该系统中的各功能模块细分为：秒计数模块、分计数模块、小时计数模块、报时模块、时间设置模块和译码显示模块六个部分。
具有清零、校时、校分等功能。
关键字：VHDL MAX+PLUS软件七段共阴数码管设计校时系统整体GDF图标文件截图目录一设计目的 (4)二设计要求 (4)三系统整体构架 (4)四各模块程序设计 (5)五系统模块的编译、仿真及调试 (14)六系统模块的整合 (18)七系统硬件介绍 (19)八系统实验过程 (20)九实验总结 (21)十参考文献 (21)一：设计目的1、数字时序逻辑电路综合应用。
2、学习喇叭的驱动方法。
3、学习CPLD/FPGA的层次化设计方法。
二：设计要求具有时、分、秒计数显示功能，以24小时循环计时。
整个计数器具有清零、调分、调时功能，而且在接近整点时间时能提供报时信号。
三：系统整体构架根据系统设计的要求，系统设计采用自顶向下的设计方法，可以将该系统中的各功能模块细分为：秒计数模块、分计数模块、小时计数模块、报时模块、时间设置模块和译码显示模块六个部分。
先使用VHDL语言设计编译将这每个模块制作成图元，然后再使用图形编辑器进行总体的整合，系统的整体组装设计的草图如下：四：各模块程序设计1.秒计数模块VHDL(second.vhd)秒计数模块中是以60进制进行循环的，故需要的秒数据输出应该是7位的，但是为了方便随后的调整时间模块设计，秒输出数据用8位二进制表示，其中低四位用于秒的低位，而高四位作为秒的高位。
另外在该模块下的程序由于考虑到系统功能中调整时钟和分钟的要求，故要在秒计数模块中另外加入复位信号（reset）以及分钟设置信号(setmin)。
eda多功能数字钟实验报告
eda多功能数字钟实验报告
《EDA多功能数字钟实验报告》
摘要：
本实验通过对EDA多功能数字钟的组装和测试，探索了数字钟的功能和性能。
实验结果表明，EDA多功能数字钟具有精准的时间显示、多种闹铃设置、温度
和湿度监测等功能，是一款实用且性能稳定的数字钟产品。
引言：
数字钟作为现代生活中不可或缺的家居用品，其功能和性能一直备受关注。
本
次实验选择了EDA多功能数字钟作为研究对象，旨在通过对其组装和测试，深
入了解数字钟的各项功能和性能指标。
实验方法：
1. 组装数字钟：按照产品说明书，将数字钟的各个部件进行组装，并确保连接
牢固。
2. 功能测试：测试数字钟的时间显示、闹铃设置、温度和湿度监测等功能。
3. 性能测试：对数字钟的时间精准度、闹铃响铃声音、温度和湿度监测准确度
等进行测试。
实验结果：
1. 时间显示：数字钟的时间显示精准，误差在1秒以内。
2. 闹铃设置：数字钟支持多组闹铃设置，响铃声音清晰、音量适中。
3. 温度和湿度监测：数字钟的温湿度监测准确度高，与实际环境温湿度相符合。
讨论：
通过本次实验，我们发现EDA多功能数字钟具有精准的时间显示、多种闹铃设
置、温度和湿度监测等功能，性能稳定，符合用户对数字钟的基本需求。
同时，数字钟的组装和操作也相对简单，适合家庭使用。
结论：
EDA多功能数字钟是一款实用且性能稳定的数字钟产品，能够满足用户对数字
钟的基本需求。
在未来的生活中，数字钟将继续扮演重要的角色，为人们的生
活提供便利。
致谢：
感谢实验中提供支持和帮助的老师和同学们。
EDA技术设计性实验——数字钟设计2
EDA技术设计性实验——数字钟设计2实验四EDA技术设计性实验——数字钟设计⼀、实验⽬的：1、⽬的和任务：（1）通过课程设计使学⽣能熟练掌握⼀种EDA软件（QUARTUSII）的使⽤⽅法，能熟练进⾏设计输⼊、编译、管脚分配、下载等过程，为以后进⾏⼯程实际问题的研究打下设计基础。
（2）通过课程设计使学⽣能利⽤EDA软件（QUARTUSII）进⾏⾄少⼀个电⼦技术综合问题的设计，设计输⼊可采⽤图形输⼊法或VHDL硬件描述语⾔输⼊法。
（3）通过课程设计使学⽣初步具有分析、寻找和排除电⼦电路中常见故障的能⼒。
（4）通过课程设计使学⽣能独⽴写出严谨的、有理论根据的、实事求是的、⽂理通顺的字迹端正的课程设计报告。
2、功能要求：（1）具有时、分、秒计数显⽰功能，以24⼩时循环计时。
（2）时钟计数显⽰时有LED灯的花样显⽰。
（3）具有调节⼩时、分钟、秒及清零的功能。
（4）具有整点报时功能。
3、总体⽅框图：本系统可以由秒计数器、分钟计数器、⼩时计数器、整点报时、分的调整以及⼩时的调整和⼀个顶层⽂件构成。
采⽤⾃顶向下的设计⽅法，⼦模块利⽤VHDL语⾔设计，顶层⽂件⽤原理图的设计⽅法。
显⽰：⼩时采⽤24进制，⽽分钟均是采⽤6进制和10进制的组合。
4、设计原理：数字钟电路设计要求所设计电路就有以下功能：时、分、秒计时显⽰，清零，时、分调节，整点报时及花样显⽰。
分、秒计时原理相似，可以采⽤60进制BCD码计数器进计时；⼩时采⽤24进制BCD码进⾏计时；在设计时采⽤试验电路箱上的模式7电路，不需要进⾏译码电路的设计；所设计电路具有驱动扬声器和花样显⽰的LED灯信号产⽣。
5、性能指标及功能设计：（1）时钟计数：完成时、分、秒的正确计时并且显⽰所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显⽰数值。
（2）时间设置：⼿动调节分钟、⼩时，可以对所设计的时钟任意调时间，这样使数字数字钟具有使⽤功能。
eda课程设计数字钟实验
eda课程设计数字钟实验一、课程目标知识目标：1. 学生能够理解数字时钟的基本原理，掌握EDA工具的使用方法，并能够运用Verilog HDL语言描述数字时钟的基本功能。
2. 学生能够掌握数字时钟设计中涉及的计数器、分频器等基本模块的工作原理和设计方法。
3. 学生了解数字时钟系统的层次化设计方法，并能够根据设计需求进行模块划分。
技能目标：1. 学生能够运用所学知识，使用EDA工具设计并实现一个简单的数字时钟，培养动手实践能力。
2. 学生能够通过分析问题、解决问题，培养逻辑思维能力和团队协作能力。
情感态度价值观目标：1. 学生通过实际操作，体验数字电路设计的乐趣，激发对电子信息技术学习的兴趣。
2. 学生在课程学习过程中，培养严谨的科学态度和良好的工程意识，提高对电子产品质量的追求。
3. 学生通过团队合作，培养沟通协作能力，增强团队意识和集体荣誉感。
课程性质：本课程为电子设计自动化（EDA）的实践课程，结合数字电路设计原理，让学生通过实际操作，掌握数字时钟的设计与实现。
学生特点：学生已经具备一定的电子信息技术基础，对数字电路有一定的了解，具备基本的编程能力。
教学要求：注重理论与实践相结合，强调学生的动手实践能力，鼓励学生独立思考和团队协作，培养解决实际问题的能力。
通过本课程的学习，使学生能够将所学知识应用于实际工程项目中，提高学生的综合素质。
二、教学内容本课程教学内容主要包括以下三个方面：1. 数字时钟原理及设计方法- 理解数字时钟的基本原理，包括计时原理、分频原理等。
- 学习数字时钟的模块化设计方法，掌握计数器、分频器等基本模块的设计与实现。
关联教材章节：第五章《数字时钟的设计与应用》2. EDA工具及Verilog HDL语言- 学习EDA工具的使用方法，如Quartus II等。
- 掌握Verilog HDL语言的基本语法和编程技巧，能够使用Verilog描述数字电路。
关联教材章节：第四章《EDA工具与Verilog HDL编程》3. 数字时钟设计与实现- 学习数字时钟的整体设计流程，包括模块划分、代码编写、仿真验证等。
EDA课程数字钟设计报告-V1
EDA课程数字钟设计报告-V1数字钟设计报告数字钟设计是EDA（Electronic Design Automation）课程的一项实验任务。
在本次实验中，我们学习了数字电路设计的基本原理和EDA工具的使用方法，并通过数字钟的设计和实现，进一步加深了对数字电路运作的理解和应用能力。
设计原理在数字钟的设计中，我们需要考虑以下几个方面的原理：1.时钟信号发生器时钟信号发生器是数字钟的核心部件，它需要产生一种能够精确计时的信号，来控制其他部件的运作。
我们使用的时钟信号发生器是基于分频电路的原理，通过将高频信号逐步分频，最终得到1Hz的低频信号作为时钟信号。
2.计数器计数器是用于记录时间的关键部件，它需要能够根据时钟信号的变化而自动计数。
我们使用的计数器是基于JK触发器的原理，通过配置不同的触发器状态和逻辑门电路，实现对秒、分、时位数的分别计数。
3.显示器显示器是将计数器的结果通过人们能够理解的形式进行输出的部件，它需要能够清晰、准确地显示时间信息。
我们使用的显示器是基于七段数码管的原理，通过将计数器的结果转换为七段数码管的相应显示状态，实现对时间的显示。
技术实现在技术实现方面，我们使用了EDA工具Xilinx ISE Design Suite来完成数字钟的设计和编程。
通过该工具，我们可以方便地进行原理图绘制、模拟仿真、逻辑设计和HDL编程等过程，最终得到可供FPGA实现的数字钟设计。
具体实现过程如下：1. 通过原理图绘制工具，建立时钟信号发生器、计数器和显示器等部件的原理图，并进行逻辑连接；2. 在模拟仿真工具中，针对不同的输入信号进行仿真测试，检查各个部件的正常运行情况；3. 在HDL编程工具中，编写相应的代码实现数字钟的各项功能，并进行综合和优化；4. 在下载工具中，将编译后的数字钟设计文件下载到FPGA芯片中，完成数字钟的实际实现。
实验结果经过以上的设计和实现，我们最终完成了一款具有完整计数与显示功能的数字钟，能够自动计时、定时报时、清零等各项操作。
电子设计自动化(EDA)_数字时钟程序模块(LED数码管显示)_实验报告
电子设计自动化(EDA)—数字时钟LED数码管显示二、实验内容和实验目的1. 6个数码管动态扫描显示驱动2. 按键模式选择(时\分\秒)与闹钟(时\分)调整控制,3. 用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、闹钟模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。
要求使用实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按键跳线插孔。
实验目的: 1）学会看硬件原理图, 2）掌握FPGA硬件开发的基本技能3）培养EDA综合分析、综合设计的能力三、实验步骤、实现方法(或设计思想)及实验结果主要设备: 1）PC机, 2）硬件实验箱, 3）Quartus II软件开发平台。
1．打开Quartus II , 连接实验箱上的相关硬件资源, 如下图1所示。
2．建立新文件, 选择文本类型或原理图类型。
3. 编写程序。
4．编译5. 仿真, 加载程序到芯片, 观察硬件输出结果(数码管显示)6．结果正确则完成。
若结果不正确, 则修改程序, 再编译, 直到正确。
模24计数器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY count24 ISPORT(clk,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END count24;ARCHITECTURE arc OF count24 ISSIGNAL a,b:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk,en)BEGINhh<=a;hl<=b;IF(clk'EVENT AND clk='1') THENIF(en='1') THENIF(a="0010" AND b="0011") THENa<="0000";b<="0000";ELSE IF(b="1001") THENa<=a+'1';b<="0000";ELSE b<=b+'1';END IF;END IF;IF(a="0010" AND b="0010") THENcout<='1';ELSE cout<='0';END IF;END IF;END IF;END PROCESS;END arc;模60计数器模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY count60 ISPORT(clk,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END count60;ARCHITECTURE arc OF count60 ISSIGNAL a,b:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL sout:STD_LOGIC;BEGINPROCESS(clk)BEGINhh<=a; hl<=b;IF(clk'EVENT AND clk='1') THENIF(en='1') THENIF(a="0101" AND b="1001") THENa<="0000";b<="0000";ELSE IF(b="1001") THENa<=a+'1';b<="0000";ELSE b<=b+'1';END IF;END IF;END IF;END IF;END PROCESS;sout<='1' WHEN a="0101" AND b="1001" ELSE '0';cout<=sout AND en;END arc;4-7显示译码模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY segment4to7 ISPORT(s:IN STD_LOGIC_VECTOR(3 DOWNTO 0);a,b,c,d,e,f,g:OUT STD_LOGIC);END segment4to7;ARCHITECTURE arc OF segment4to7 IS SIGNAL y:STD_LOGIC_VECTOR(6 DOWNTO 0); BEGINa<= y(6);b<= y(5);c<= y(4);d<= y(3);e<= y(2); f<= y(1);g<= y(0);PROCESS(s)BEGINCASE s ISWHEN "0000"=>y<="1111110"; WHEN "0001"=>y<="0110000"; WHEN "0010"=>y<="1101101"; WHEN "0011"=>y<="1111001"; WHEN "0100"=>y<="0110011"; WHEN "0101"=>y<="1011011"; WHEN "0110"=>y<="1011111"; WHEN "0111"=>y<="1110000"; WHEN "1000"=>y<="1111111"; WHEN "1001"=>y<="1111011"; WHEN OTHERS=>y<="0000000"; END CASE;END PROCESS;END arc;带闹钟控制模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mode_adjust_with_alarm ISPORT (adjust,mode,clk1hz: IN STD_LOGIC;clkh,enh,clkm,enm,clks,enha: OUT STD_LOGIC;clkh_a,clkm_a:OUT STD_LOGIC;mode_ss: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END mode_adjust_with_alarm;ARCHITECTURE arc OF mode_adjust_with_alarm ISTYPE mystate IS (s0,s1,s2,s3,s4,s5);SIGNAL c_state,next_state: mystate;BEGINPROCESS (c_state)BEGINCASE c_state ISWHEN s0=> next_state <= s1; clkh<=clk1hz; clkm<=clk1hz; clks<=clk1hz;enh<='0'; enm<='0'; enha<='0'; clkh_a<= '0'; clkm_a<= '0'; mode_ss <="000";WHEN s1=> next_state <= s2; clkh<=adjust; clkm<= '0'; clks<='0';enh<='1'; enm<='0';enha<='0'; clkh_a<= '0';clkm_a<= '0'; mode_ss <="001";WHEN s2=> next_state <= s3; clkh<= '0'; clkm<=adjust; clks <= '0';enh<='0';enm<='1';enha<='0'; clkh_a<= '0'; clkm_a<= '0'; mode_ss <="010";WHEN s3=> next_state <= s4; clkh<= '0'; clkm<= '0'; clks<=adjust;enh<='0'; enm<='0';enha<='0'; clkh_a<= '0'; clkm_a<= '0'; mode_ss <="011";WHEN s4=> next_state <= s5; clkh<= clk1hz; clkm<= clk1hz; clks<=clk1hz;enh<='0';enm<='0';enha<='1'; clkh_a<=adjust; clkm_a<= '0'; mode_ss <="100";WHEN s5=> next_state <= s0; clkh<= clk1hz; clkm<= clk1hz; clks<=clk1hz;enh<='0'; enm<='0'; enha<='0'; clkh_a<= '0'; clkm_a<=adjust; mode_ss <="101";END CASE;END PROCESS;PROCESS (mode)BEGINIF (mode'EVENT AND mode='1') THENc_state<=next_state ;END IF;END PROCESS;END arc;扫描模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY scan ISPORT(clk256hz:IN STD_LOGIC;ss:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END scan;ARCHITECTURE arc OF scan ISTYPE mystate IS (s0, s1,s2,s3,s4,s5);SIGNAL c_state,next_state: mystate;BEGINPROCESS ( c_state )BEGINCASE c_state ISWHEN s0=> next_state <=s1; ss<="010";WHEN s1=> next_state <=s2; ss<="011";WHEN s2=> next_state <=s3; ss<="100";WHEN s3=> next_state <=s4; ss<="101";WHEN s4=> next_state <=s5; ss<="110";WHEN s5=> next_state <=s0; ss<="111";END CASE;END PROCESS;PROCESS (clk256hz)BEGINIF (clk256hz'EVENT AND clk256hz='1') THENc_state<=next_state ;END IF;END PROCESS;END arc;复用模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux ISPORT(hh,hl,mh,ml,sh,sl,hha,hla,mha,mla:IN STD_LOGIC_VECTOR(3 DOWNTO 0);ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);alarm:OUT STD_LOGIC);END mux;ARCHITECTURE arc OF mux ISSIGNAL a,hhtmp,hltmp,mhtmp,mltmp,shtmp,sltmp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(mode_ss)BEGINCASE mode_ss ISWHEN "000"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "001"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "010"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "011"=>hhtmp<=hh; hltmp<=hl; mhtmp<=mh; mltmp<=ml; shtmp<=sh; sltmp<=sl;WHEN "100"=> hhtmp<=hha; hltmp<=hla; mhtmp<=mha; mltmp<=mla; shtmp<=sh; sltmp<=sl;WHEN "101"=> hhtmp<=hha; hltmp<=hla; mhtmp<=mha; mltmp<=mla; shtmp<=sh; sltmp<=sl;WHEN OTHERS=>hhtmp<="0000";hltmp<="0000";mhtmp<="0000";mltmp<="0000";shtmp<="0000";sltmp<="0000"; END CASE;END PROCESS;PROCESS(ss)BEGINCASE ss ISWHEN "010"=> a <=hhtmp;WHEN "011"=> a <=hltmp;WHEN "100"=> a <=mhtmp;WHEN "101"=> a <=mltmp;WHEN "110"=> a <=shtmp;WHEN "111"=> a <=sltmp;WHEN OTHERS => a <="0000";END CASE;y<=a;END PROCESS;alarm<='1' WHEN ((hh=hha)AND(hl=hla)AND(mh=mha)AND(ml=mla)) ELSE '0';END arc;闪烁模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY blink_control ISPORT(ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);blink_en:OUT STD_LOGIC);END blink_control;ARCHITECTURE arc OF blink_control ISBEGINPROCESS (ss,mode_ss)BEGINIF(ss="010" AND mode_ss="001") THEN blink_en<='1';ELSIF(ss="011" AND mode_ss="001") THEN blink_en<='1';ELSIF(ss="100" AND mode_ss="010") THEN blink_en<='1';ELSIF(ss="101" AND mode_ss="010") THEN blink_en<='1';ELSIF(ss="110" AND mode_ss="011") THEN blink_en<='1';ELSIF(ss="111" AND mode_ss="011") THEN blink_en<='1';ELSIF(ss="010" AND mode_ss="100") THEN blink_en<='1';ELSIF(ss="011" AND mode_ss="100") THEN blink_en<='1';ELSIF(ss="100" AND mode_ss="101") THEN blink_en<='1';ELSIF(ss="101" AND mode_ss="101") THEN blink_en<='1';ELSE blink_en<='0';END IF;END PROCESS;END arc;Top文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY design3 ISPORT (mode,adjust,clk1hz,clk2hz,clk256hz,clk1khz:IN STD_LOGIC;alarm,a,b,c,d,e,f,g:OUT STD_LOGIC;ss:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END design3;ARCHITECTURE arc OF design3 ISCOMPONENT mode_adjust_with_alarm PORT (adjust,mode,clk1hz: IN STD_LOGIC;clkh,enh,clkm,enm,clks,enha: OUT STD_LOGIC;clkh_a,clkm_a:OUT STD_LOGIC;mode_ss: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT;COMPONENT scan PORT (clk256hz:IN STD_LOGIC;ss:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT;COMPONENT segment4to7 PORT (s: IN STD_LOGIC_VECTOR(3 DOWNTO 0);a,b,c,d,e,f,g: OUT STD_LOGIC);END COMPONENT;COMPONENT mux PORT(hh,hl,mh,ml,sh,sl,hha,hla,mha,mla:IN STD_LOGIC_VECTOR(3 DOWNTO 0);ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);alarm:OUT STD_LOGIC);END COMPONENT;COMPONENT blink_control PORT(ss,mode_ss:IN STD_LOGIC_VECTOR(2 DOWNTO 0);blink_en:OUT STD_LOGIC);END COMPONENT;COMPONENT count24 PORT (clk,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;COMPONENT count60 PORT (clk ,en:IN STD_LOGIC;cout:OUT STD_LOGIC;hh,hl:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT;SIGNALclkh,enh,clkm,enm,clks,clkh_a,clkm_a,coutm,couts,coutm_en,couts_en,cout,vcc,coutma_en,coutma,alarm1,bli nk_en,blink_tmp,enha: STD_LOGIC;SIGNAL mode_ss,ss1:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL hh,hl,mh,ml,sh,sl,hha,hla,mha,mla,y,i:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINvcc<='1';coutm_en <= enh OR coutm;couts_en <= enm OR couts;coutma_en<= enha OR coutma;blink_tmp<=blink_en and clk2hz;i(3)<=y(3) OR blink_tmp;i(2)<=y(2) OR blink_tmp;i(1)<=y(1) OR blink_tmp;i(0)<=y(0) OR blink_tmp;ss<=ss1;alarm<=alarm1 AND clk1khz;u1:mode_adjust_with_alarmPORT MAP( adjust,mode,clk1hz,clkh,enh,clkm,enm,clks,enha,clkh_a,clkm_a,mode_ss);u2:count24 PORT MAP(clkh,coutm_en,cout,hh,hl);u3:count60 PORT MAP(clkm,couts_en,coutm,mh,ml);u4:count60 PORT MAP(clks,vcc,couts,sh,sl);u5:count24 PORT MAP(clkh_a,coutma_en,cout,hha,hla);u6:count60 PORT MAP(clkm_a,vcc,coutma,mha,mla);u7:mux PORT MAP(hh,hl,mh,ml,sh,sl,hha,hla,mha,mla,ss1,mode_ss,y,alarm1);u8:scan PORT MAP(clk256hz,ss1);u9:blink_control PORT MAP(ss1,mode_ss,blink_en);u10:segment4to7 PORT MAP(i,a,b,c,d,e,f,g);END arc;实验结果:数字钟包括正常的时分秒计时, 实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒。
EDA数字钟实验报告
5.改错并重新编译；
6.建立仿真波形文件并进行仿真。单击File菜单下的New，选择Vector Waveform File单击OK，创建一个后缀名为*.vwf的仿真波形文件，按照课件上的方法编辑输入波形，保存，进行仿真，验证仿真结果是否正确；
7.选择器件及分配引脚，重新编译；
四．心得体会
对于我们刚熟悉QuartusⅡ的新手来说，这是一个比较大的实现程序了。通过多VHDL语句的掌握以及真值表的理解来控制LED的七段显示译码。先设计一个4位计数器，使其可以从1计数到15.分别用1~F表示，然后通过译码器显示。通过这次实验进一步增进了我们对VHDL语言的了解，提高了发现错误及纠错的能力。
控制模块：数字钟要满足题目要求，必须有5种状态：正常计时、校小时、校分钟、闹铃设置小时、闹铃设置分钟，所以至少用三个二进制数字表示这5种状态，“000”、“001”、“010”、“011”、“100”，当setup为低电平时，状态在这五种状态之间转换，当setup为高电平时，就停在该状态，等待其他操作。主控组合进程程序：
8.根据引脚分配在试验箱上进行连线，使用LED进行显示；
9.程序下载，观察实验结果并记录；
三．仿真波形：
四．心得体会
通过此次课堂的亲自操作，大致了解了quartus的工作流程和操作步骤，对数字电路中的38译码器和半加器的原理有了新的认识，其中，全加器可以通过之前半加器的原理图生成文件以及与门和或门结合来实现。同时对VHDL语言的语法结构和设计方法也有了初步认识，虽然还不能独立编写程序但是却可以看懂程序了，对这门编程语言有浓厚的兴趣！
二．实验步骤
学习QuartusⅡ软件的使用方法：
1．进入QuartusⅡ环境；
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再将该Verilog HDL文件设置为顶层实体，进行全编译，有错误则改正。
3. 选择目标器件并对相应的引脚进行锁定
引脚分配如图：
4. 进行全编译并找错改错
5. 器件和引脚的其它设置
Device & Options -> Device & Pin Options
在对话框中将其它不相关的引脚设为三态输入以免对芯片造成伤害
6. 再次进行全编译
7. 下载硬件设计到目标FPGA，观察现象并进行相关的调试
五.实验问题及调试：（选取部分进行相关说明）
1. 由于整体实验参照了网络上的资料，在将相关代码拷贝到软件中进行编译工
作时，时位计数模块（Cnt_74161_ss）的代码出现了编译错误。
解决方法：根据编译给出的问题提示定位到错误代码所在地方，在理解了代码的意思后进行修改调试，然后再找错，再进行调试，再编译，不断重复执行这几个过程，直到问题得以解决进行下一步。
2. 在将硬件设计下载到目标FPGA上测试时，由于网络资料上使用的芯片和实
验室使用的芯片有所不同，所以引脚分配上面也完全不同，产生了很多错误，数字钟无法正常工作。
解决方法：在实验过程中不断参照以前在实验室所做的实验的引脚分配进行调试修改，由于以前做按键实验时所使用的按键个数有限，在实际调试过程中为了实现实验的基本要求对该数字钟的多功能模块进行了相应的取舍，仅保留了清零和暂停功能。
（即Load模式相关的引脚没有进行分配）
3. 在解决了引脚不匹配的问题后，又一次将硬件设计下载到目标FPGA上测试
时，整个数字钟的显示次序是完全倒置的。
解决方法：经过调试发现出错地方在显示模块（scan_led）中，其中片选模块出现了错误，片选顺序反了，经过改正后测试无误。
4. 实验过程中还有很多小的错误，就不一一列举了。
六.实验心得：（总结）
通过在之前的基础实验中进行相关的训练练习，我从一开始对Quartus II 软件的不太熟练到现在能够熟练的独立的完成相关的实验，知识也从理论上升到了实际应用层面，刚开始是照搬老师的代码实现功能，现在自己能够修改代码实现不同功能，在实验过程中遇到了很多问题，在请教了老师和同学后现在也能独立的解决相关的基础问题，在调试过程中让人很心烦、思维混乱，但是在耐心的解决问题之后的幸福感和喜悦感是难以言表的，在此过程中提高了自己的兴趣也锻炼了自己的动手能力。
虽然本次的数字钟综合实验不完完全全是自己在理解之后自己独立完成的，但是也积累了很多经验学到了很多知识，希望自己能在以后的学习过程中能学到更多的知识积累更多的经验。
在此也感谢老师和同学们的帮助，谢谢！
七.附实验顶层的布局图片：。