存储器章节大作业
存储器章节大作业
存储器章节大作业-标准化文件发布号：（9456-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII存储器章节一、填空题1、对存储器的要求是容量大、速度快、成本低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即（高速缓存）、（主存）、（辅存）。
2、一个存储器的容量假设为M*N位，若使用A*B的芯片，（A<M,B<N），需要在字和位同时扩展，此时共需要（M*N/A*B）个存储芯片。
附：如果存储容量为a*b的芯片组成容量为c*d的芯片，则需要芯片的数量n=(a*b)/(c*d)2、双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（空间）并行技术，后者采用（时间）并行技术。
3、反映主存速度指标的三个术语是存取时间、（存储周期）和（存储器带宽）。
4、CPU访问主存是数据存取的单位是（字节），访问cache的单位（字），cache和内存交换数据的单位是（块）。
二、选择题1、下列器件中存取速度最快的是（C）。
A、高速缓存B、主存C、寄存器D、辅存2、主存贮器和CPU之间增加cache的目的是（A ）。
A 解决CPU和主存之间的速度匹配问题B 扩大主存贮器容量C 扩大CPU中通用寄存器的数量D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量3、和辅存相比，主存的特点是（A）A、容量小，速度快，成本高B、容量小，速度快，成本低C、容量大，速度快，成本高D、容量大，速度慢，成本高4、存储单元是指（c）。
A、存放1个二进制信息位的存储元B、存放1个机器字的所有存储元集合C、存放1个字节的所有存储元集合D、存放2个字节的所有存储元集合5、存取周期是指（c）。
A、存储器的写入时间B、存储器进行连续写操作允许的最短间隔时间C、存储器连续读或者写操作所允许的最短间隔时间6、某SRAM芯片，其容量为1M×8位，除电源和接地端外，控制端有OE和R/W，该芯片的管脚引出线数目是（B）。
(完整word版)第四章存储器习题
第四章存储器一、填空题1. 计算机中的存储器是用来存放的,随机访问存储器的访问速度与无关.√2。
主存储器的性能指标主要是、存储周期和存储器带宽。
√3。
存储器中用来区分不同的存储单元，1GB= KB。
√4。
半导体存储器分为、、只读存储器(ROM)和相联存储器等。
√5. 地址译码分为方式和方式.√6。
双译码方式采用个地址译码器，分别产生和信号。
√7。
若RAM芯片内有1024个单元，用单译码方式，地址译码器将有条输出线；用双译码方式,地址译码器有条输出线。
√8. 静态存储单元是由晶体管构成的，保证记忆单元始终处于稳定状态，存储的信息不需要。
√9. 存储器芯片并联的目的是为了 ,串联的目的是为了。
10. 计算机的主存容量与有关，其容量为。
11。
要组成容量为4M×8位的存储器,需要片4M×1位的存储器芯片并联，或者需要片1M×8位的存储器芯片串联。
12. 内存储器容量为6K时，若首地址为00000H,那么末地址的十六进制表示是。
13 主存储器一般采用存储器件，它与外存比较存取速度、成本。
14 三级存储器系统是指这三级、、。
15 表示存储器容量时KB= ,MB= ;表示硬盘容量时,KB= ，MB= 。
16一个512KB的存储器，其地址线和数据线的总和是。
17 只读存储器ROM可分为、、和四种.18 SRAM是；DRAM是；ROM是；EPROM是。
19半导体SRAM靠存储信息，半导体DRAM则是靠存储信息。
20半导体动态RAM和静态RAM的主要区别是。
21MOS半导体存储器可分为、两种类型，其中需要刷新。
22 广泛使用的和都是半导体③存储器。
前者的速度比后者快，但不如后者高，它们的共同缺点是断电后保存信息.23 EPROM属于的可编程ROM，擦除时一般使用，写入时使用高压脉冲.24 单管动态MOS型半导体存储单元是由一个和一个构成的。
25 动态半导体存储器的刷新一般有、和三种方式。
第五章存储器习题(可编辑修改word版)
第五章存储器及其接口1.单项选择题（1）DRAM2164(64K╳1)外部引脚有（）A.16 条地址线、2 条数据线B.8 条地址线、1 条数据线C．16 条地址线、1 条数据线 D.8 条地址线、2 条数据线(2)8086 能寻址内存贮器的最大地址范围为()A.64KBB.512KBC.1MBD.16KB（3）若用1K╳4b的组成2K╳8b的RAM，需要（）。
A．2 片 B.16 片 C.4 片 D.8 片（4）某计算机的字长是否 2 位，它的存储容量是 64K 字节编址，它的寻址范围是（）。
A．16K B.16KB C.32K D.64K（5）采用虚拟存储器的目的是（）A．提高主存的速度 B.扩大外存的存储空间C．扩大存储器的寻址空间 D.提高外存的速度（6）RAM 存储器器中的信息是（）A．可以读/写的 B.不会变动的C.可永久保留的D.便于携带的（7）用2164DRAM 芯片构成8086 的存储系统至少要（）片A．16 B.32 C.64 D.8（8）8086 在进行存储器写操作时，引脚信号 M/IO 和 DT/R 应该是（）A．00 B。
01 C。
10 D。
11（9）某SRAM 芯片上，有地址引脚线12 根，它内部的编址单元数量为（）A．1024 B。
4096 C。
1200 D。
2K（11）Intel2167(16K╳1B)需要（）条地址线寻址。
A．10 B.12 C.14 D.16（12）6116（2K╳8B）片子组成一个 64KB 的存贮器，可用来产生片选信号的地址线是（）。
A．A0~A10B。
A~A15C。
A11~A15D。
A4~A19（13）计算一个存储器芯片容量的公式为（）A．编址单元数╳数据线位数B。
编址单元数╳字节C．编址单元数╳字长D。
数据线位数╳字长（14）与 SRAM 相比，DRAM（）A．存取速度快、容量大B。
存取速度慢、容量小C．存取速度快，容量小D。
存取速度慢，容量大（15）半导动态随机存储器大约需要每隔（）对其刷新一次。
存储器作业
第3章综合作业
某系统CPU地址总线20条，数据总线8条，存储器系统由8KB的ROM（用2K*8位的2716芯片）和1KB的RAM（用1K*4位的2114芯片）组成，译码器采用74LS138。
要求：●画出CPU和存储器的连接图（采用全译码方式）；
●确定地址范围（ROM处于低地址，RAM处于高地址）；
●利用下列规范的逻辑电路符号表示（见附录）
●用Powerpoint做出演示电子版，两页，一页连接图，另一页为地址范围。
【说明】各班长或学习委员以班级为单位将压缩包发到我QQ邮箱；
班级中每个同学的文件命名方式：两位学号-姓名；【如】01-李丽
●电子版输出，打印并上交到耘慧422（文档上方写清：班级学号姓名）
●电子压缩包和输出文档上交截止时间：第9周周二。
●发现抄袭、雷同全部按零分计。
【附录】各种门电路的通用标准符号。
(蔡老师提供)第3章 多层次的存储器习题参考答案
第3章 多层次的存储器习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
微机原理第五章作业
第五章作业1、描述层次化的存储器体系结构。
答：⑴层次化总体结构在存储器的总体结构中，所谓层次化，就是把各种速度不同、容量不同、存储技术也可能不同的存储设备分为几层，通过硬件和管理软件组成一个既有足够大空间又能保证满足CPU 速度要求且价格适中的整体。
①层次结构的运行策略⏹ 尽量让当前被频繁访问的存储区的内容驻留在较高层存储器，把不常访问的存储区的内容置换到较低层存储器。
②层次化的实现⏹ 用Cache 、内存和辅存来构成层次化的存储器。
⏹ 按使用频度将数据分成不同的层次，分放在不同的存储器中。
③寄存器⏹ 寄存器是位于处理器内部的小型存储器。
⏹ 处理器的大部分日常工作是对寄存器中的数据进行处理。
⏹ 将数据在寄存器之间移动，是最常用的数据传送方式。
④高速缓冲区⏹ 高速缓冲区是速度最快的存储器，是SRAM 类型，存取速度和CPU 相匹配，但价格高，且容量小。
⏹ CPU 运行时，自动将要运行的指令和数据装入高速缓存。
存储器的层次化总体结构⑤主存⏹内存也称为主存，由DRAM构成。
⏹速度比Cache慢，但容量比Cache大，是存储器系统的主力。
⑥辅存⏹辅存是数据存储的最后一个位置。
通常由硬盘、软盘、光盘构成。
速度比主存慢得多，但容量更大。
⑦Cache 主存⏹为了缓解主存与CPU速度不匹配，在 CPU 和主存之间增加一级速度快、但容量较小且价格较高的高速缓冲存储器（Cache）。
⑧主存-辅存⏹为了弥补主存容量的不足，在主存外面增加一个容量更大、价格更低、但速度更慢的辅存。
⑵内存的分区结构①基本内存区⏹基本内存区主要供DOS操作系统作用，其中容纳了DOS操作系统，DOS运行需要的系统数据、驱动程序以及各种操作系统都要用到的中断向量表等。
②高端内存区⏹高端内存区留给系统ROM和外部设备的适配卡缓冲区使用，其大小为384KB，地址范围为A 0000H～F FFFFH。
③扩充内存区⏹扩充内存区是在16位微型机系统中为了扩大内存空间而采用的技术，它通过在总线槽上插内存扩充卡来扩大内存空间，最大扩充容量为32MB。
数字电子技术第8章存储器与可编程逻辑器件习题及答案
第8章存储器与可编程逻辑器件8.1存储器概述自测练习1．存储器中可以保存的最小数据单位是（）。
（a）位（b）字节（c）字2．指出下列存储器各有多少个基本存储单元？多少存储单元？多少字？字长多少？（a）2K×8位（）（）（）（）（b）256×2位（）（）（）（）（c）1M×4位（）（）（）（）3．ROM是（）存储器。
（a）非易失性（b）易失性（c）读/写（d）以字节组织的4．数据通过（）存储在存储器中。
（a）读操作（b）启动操作（c）写操作（d）寻址操作5．RAM给定地址中存储的数据在（）情况下会丢失。
（a）电源关闭（b）数据从该地址读出（c）在该地址写入数据（d）答案（a）和（c）6．具有256个地址的存储器有（）地址线。
（a）２５６条（b）６条（c）8条（d）16条7．可以存储２５６字节数据的存储容量是（）。
（a）２５６×１位（b）２５６×８位（c）１Ｋ×４位（d）２Ｋ×１位答案：1． a2．（a）2048×8；2048；2048；8（b）512；256；256；2（c）1024×1024×4；1024×1024；1024×1024；43．a4．c5．d6．c7．b8.2随机存取存储器（RAM）自测练习1.动态存储器（DRAM）存储单元是利用（）存储信息的，静态存储器（SRAM）存储单元是利用（）存储信息的。
2.为了不丢失信息，DRAM必须定期进行（）操作。
3.半导体存储器按读、写功能可分成（）和（）两大类。
4.RAM电路通常由（）、（）和（）三部分组成。
5.6116RAM有（）根地址线，（）根数据线，其存储容量为（）位。
答案：1．栅极电容，触发器2．刷新3．只读存储器，读/写存储器4．地址译码，存储矩阵，读/写控制电路5．11，8，2K×8位8.3 只读存储器（ROM）自测练习1．ROM可分为（）、（）、（）和（）几种类型。
微机原理习题集第七章存贮器
第七章内存储器一、填空题1、内存储器是计算机系统中的装置，用来存放和。
2、CPU对RAM存贮器进行读/写操作时，应送出的方向控制命令有和命令。
3、Intel 2114 RAM存贮芯片引脚中用于片选的控制引脚为，用于读/写控制引脚为。
4、Intel 4116 RAM芯片容量为2K 8，访问该芯片须用根地址线。
5、存贮芯片存贮的信息会，必须定时刷新，刷新的时间间隔为。
6、存贮器分为、、、。
7、逻辑地址为2000H：1234H的存储单元的物理地址是。
8、8086CPU写入一个规则字，数据线的高8位写入存储体，低8位写入存储体。
9 、将存储器与系统相连的译码片选方式有法和法。
10、对6116进行读操作，6116引脚= ，= ，= 。
二、单项选择题1、随机存贮器即RAM是指（）A.存贮单元中所存信息是随机的。
B.存贮单元中的地址是随机的。
C.用户的程序和数据可随机的放在内存的任何地方。
D.存贮器中存取操作与时间存贮单元物理位置顺序无关。
2、CPU对主存进行操作，下面哪种说法是不能实现的（）A.按地址并能读/写一个字节代码B.按地址串行1位1位进行读/写操作C.按地址并行读/写一个字长代码D.按地址进行并行读出而不能实现并行写入3、动态存贮器刷新，下面哪种说法正确（）A.刷新可在CPU执行程序过程中进行B.刷新在外电路控制下，定时刷新，但刷新时，信息不读出C.在正常存贮器读操作时也会发生刷新，可防止刷新影响读出信息，故读操作时，应关闭电路工作。
D.刷新过程一定伴随着信息输出，无法控制，故刷新时不要进行读出操作。
4、用4K×8的存贮芯片，构成64K×8的存贮器，需使用多少4K×8的存贮芯片，正确答案为（）A.128片B.16片C.8片D.32片5、在存贮器读周期时，根据程序计数器PC提供的有效地址，使用从内存中取出（）6、动态存贮器的主要缺点是（）A.存贮容量少B.存取速度低C.功耗大D.外围电路复杂7、动态RAM芯片容量为16K×1位，要构成32K字节的RAM存贮器，需要该芯（）A.4片B.8片C.16片D.32片8、堆栈操作时，段地址由（）寄存器指出，段内偏移量由（）寄存器指出。
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存储器章节一、填空题1、对存储器的要求是容量大、速度快、成本低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即（高速缓存）、（主存）、（辅存）。
2、一个存储器的容量假设为M*N位，若使用A*B的芯片，（A<M,B<N），需要在字和位同时扩展，此时共需要（M*N/A*B）个存储芯片。
附：如果存储容量为a*b的芯片组成容量为c*d的芯片，则需要芯片的数量n=(a*b)/(c*d)2、双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（空间）并行技术，后者采用（时间）并行技术。
3、反映主存速度指标的三个术语是存取时间、（存储周期）和（存储器带宽）。
4、CPU访问主存是数据存取的单位是（字节），访问cache的单位（字），cache和内存交换数据的单位是（块）。
二、选择题1、下列器件中存取速度最快的是（C）。
A、高速缓存B、主存C、寄存器D、辅存2、主存贮器和CPU之间增加cache的目的是（A ）。
A 解决CPU和主存之间的速度匹配问题B 扩大主存贮器容量C 扩大CPU中通用寄存器的数量D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量3、和辅存相比，主存的特点是（A）A、容量小，速度快，成本高B、容量小，速度快，成本低D、容量大，速度慢，成本高C、容量大，速度快，成本高c、存储单元是指（）。
4个机器字的所有存储元集合1 A、存放个二进制信息位的存储元1B、存放D2、存放个字节的所有存储元集合个字节的所有存储元集合、存放C1c5、存取周期是指（）。
、存储器的写入时间AB、存储器进行连续写操作允许的最短间隔时间C、存储器连续读或者写操作所允许的最短间隔时间word编辑版．，该和R/W×8位，除电源和接地端外，控制端有OE6、某SRAM芯片，其容量为1M）。
芯片的管脚引出线数目是（B、32C 、30 DA、20 B、28C）7、某存储器容量为32K*16，则（16根、其地址线为32根，数据线为、其地址线为16根，数据线为32根BA16根D、其地址线和数据线均为根，数据线为C、其地址线为1516根）。
64MB，若按字编址，它的寻址范围是（B8、某机字长32位，存储容量16M D 8MB A 8M B 16MB C8Mbit*64/32bit=16M1M=8Mbit 按字寻址：附：首先）。
64MB，若按字编址，它的寻址范围是（C 9、某机字长64位，存储容量8MB8M D A 1M B 1MB C8Mbit*64/64bit=8M按字寻址：附：首先1M=8Mbit）。
D 10、EEPROM是指（只读存储器(ROM) B (RAM) A 读写存储器 C 闪速存储器() D 电擦除可编程只读存储器(EERPOM)Flash Memory11、下列说法正确的是（B）Ⅰ半导体RAM信息可读可写，且掉电后仍能保持记忆Ⅱ动态RAM是易失性RAM，且静态RAM的存储信息是不易失的Ⅲ半导体RAM是易失性RAM，但只要电源不掉电，所存信息是不丢失的Ⅳ半导体RAM是非易失性的RAM (掌握记忆)A、Ⅰ和ⅡB、只有ⅢC、Ⅱ和ⅣD、全错12、半导体静态（SRAM）的存储原理是（D）A、依靠双稳态电路B、依靠定时刷新C、依靠读后再生D、信息不再变化附：静态RAM(SRAM)速度非常快，只要电源存在内容就不会自动消失。
其基本存储电路为6个MOS管组成1位，因此集成度相对较低，功耗也较大。
一般高速缓冲存储器用它组成。
动态RAM(DRAM)的内容在10-3或l0-6秒之后自动消失，因此必须周期性的在内容消失之前进行刷新。
由于它的基本存储电路由一个晶体管及一个电容组成，因此它的集成度高，成本较低，另外耗电也少，但它需要一个额外的刷新电路。
DRAM运行速度较慢，SRAM比DRAM要快2~5倍，一般，PC机的标准存储器都采用DRAM组成。
word编辑版．13、在磁盘和磁带两种磁表面存储器中，存取时间与存储单元的物理位置有关，按存储方式分（B）A、两者都是串行存取B、磁盘是部分串行存取，磁带是串行存取C、磁带是部分串行存取，磁盘是串行存取14、下列叙述错误的是（B ）A、随机存储器可随时存取信息，掉电后信息丢失(正确：静态和动态断电信息丢失)B、在访问随机存储器时，访问时间与物理位置无关(统一时间点)C、主存储器中存储的信息是不可改变的主存是由ROM和RAM组成的D、随机存储器和只读存储器可以统一编址15、在对破坏性读出的存储器进行读/写操作时，为维持原信息不变，必须辅以的操作（B）A、刷新B、再生C、写保护D、主存校验附：对于破坏性读出的存储器，每当一次读出操作之后，必须紧接着一个重写（再生）的操作，以便恢复被破坏的信息，保持原存信息不变。
16、某机器的主存储器共32KB，由16片16K*1(内部采用128*128存储阵列）的DRAM芯片字和位同时扩展构成。
若采用集中式刷新方式，且刷新周期为2ms，那么所有的存储单元刷新一遍需要（A）存储周期。
A、128B、256C、1024D、16384附：通常对DRAM的，每一行进行读出，就可完成对整个RAM的刷新。
从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔称为再生周期，又叫刷新周期。
16K*1位的DRAM芯片内部采用128*128存储阵列，按照行刷新，需要占用128个存储周期。
17、双端口存储器能高速进行读/写，是因为采用了（C）A、新型器件B、流水技术C、两套相互独立的读写电路D、高速芯片18、交叉存储器实质上是一种多模块存储器，它用（A）方式执行多个独立的读写操作。
A 流水B 资源重复C 顺序D 资源共享附：流水线(pipeline)技术是指在程序执行时多条指令重叠进行操作的一种准并行处理实现技术19、双端口存储器所以能进行高速读/写操作，是因为采用（D）。
A、高速芯片B、新型器件C、流水技术D、两套相互独立的读写电路20、采用8体并行低位交叉存储器，设每个体的存储容量为32K*16位，存储周期为400ns，则下列说法中正确的是（A）A、在400ns内，存储器可向CPU提供2的7次方位二进制信息word编辑版．B、在100ns内，存储器可向CPU提供2的7次方位二进制信息C、在400ns内，存储器可向CPU提供2的8次方位二进制信息D、在100ns内，存储器可向CPU提供2的8次方位二进制信息附：八体并行低位交叉存储器，存储周期和总线周期需要满足存储周期=8*总线周期，因此得到总线周期为50ns，对于单个个体而言，每个存储周期内仍然只能取出16位，但是由于CPU交叉访问8个存储体，因此可以在一个存储周期内使8个存储体各传输16位，共16*8=128位，也就是2^7位二进制信息。
21、交叉编址的存储器实质是一种（A）存储器，它能（）执行（）独立的读/写操作。
A、模块式，并行，多个B模块式，串行，多个D 整体式，并行，一个整体式，串行，一个C22、如果一个存储单元被访问，则这个存储单元将会很快的再次被访问，这称为（A）A、时间局部性B、空间局部性C、程序局部性D、数据局部性23、为了解决CPU与主存速度不匹配的问题，通常采用的方法是（B ）A、采用速度更快的主存B、在CPU和主存之间插入少量的高速缓冲存储器D、扩大主存的容量C、在CPU周期中插入等待周期24、下列关于cache 的论述中，错误的是（D）A、cache是介于主存和辅存之间的存储器，用于主存和辅存之间的缓冲存储B、如果cache不命中，则需要访问主存，从主存取字，并将字所在的数据块调入cacheC、cache的命中率很高，一般达到90%以上D、cache的数据必须和主存的数据时刻保持一致附：cache是介于cpu和主存之间的存储器，虚拟存储器是介于主存和辅存之间的存储器。
cache 由全硬件实现，虚拟存储器由主/辅存之间的软件实现。
cache的命中率必须很高，一般要达到90％以上，才能使访存的速度跟得上cpu的速度。
如果访问cache不命中，则从主存中取出需要的字块，同时送cpu和cache，下次就可以从cache中读出需要的信息了。
如果程序执行过程中要对某字块进行写操作，这时就遇到如何保持cache与主存一致性的问题。
通常有2种写入方式：一种是只写cache，并用标志加以说明，直到经过重写的字块被从cache中替换出来时再写入主存，叫做写回法；另一种方式是写cache时也同时写入主存，使cache与主存时刻保持一致，称之为直写法。
然而，如果被重写的单元不在cache中，那就只写入主存，而不写入cache。
因此，不是所有的情况下都可以保持cache中的信息与主存中的信息完全一致。
25、在CPU执行一段程序的过程中，cache的存取次数为4600次，由主存完成的存取次数为400次。
若cache 的存取时间为5ns，主存的存取时间为25ns，则CPU的平均访问时间为( B)ns。
A、5.4 B、6.6 C、8.8 D、9.2word编辑版．）=6.6）/（4600+400附：（4600*5+400*25D）cache的3种映射方式，下列叙述错误的是（26、关于3种基本的映射方式A、cache由全相连、直接和组相连cache单元随意对应，线路复杂，成本高B、全相连映射方式，即主存单元与C、组相连映射方式是直接映射和全相连映射的折中方案，有利于提高命中率D、直接映射方式是组相连映射和全相连映射的折中方案，有利于提高命中率4096块分成一组，主存由64块，4cache采用组相连映射，一块大小为128B，cache共有27、）位。
块，主存地址需要（A16 D、C、17A、19B、182^7=2^19×128=2^12×附:4096块一组。
如果主存4128字，每6428、容量为块的cache采用组相连映射方式，字块大小为）组相连的知识 A 为4K块，且按字编址，那么主存地址和主存标记的位数为（、D19,818，8B、17,6C、、A16,6A）29、关于LRU算法，以下论述正确的是（近期最少使用的块)算法替换哪些在cache中驻留时间最长且未被引用的块(A、LRU cache中驻留时间最短且未被引用的块、LRU算法替换哪些在B cache中驻留时间最长且仍在引用的块、LRU算法替换哪些在C中驻留时间最短且仍在引用的块LRU算法替换哪些在cacheD、）30、访问相连存储器时，（A、不根据内容，需要地址、根据内容不需要地址BA C、既要内容也要地址、不要内容也不要地址D附：关联存储器，是一种不根据地址而是根据存储内容来进行存取的存储器,可以实现快速地查找快表.。
31、相连存储器与传统存储器的主要区别是前者按（B）寻址的存储器。