数字系统设计基础实验报告

数字系统设计基础实验报告实验名称： 1.组合电路设计___2.时序电路设计___3.计数器的设计___4.原理图设计加法器学号：___ _ ____姓名：___ _______班级: __ _____实验4-1 组合电路的设计一．实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路的设计，仿真和硬件测试。

二．实验过程1.任务1：利用QuartusⅡ完成2选1多路选择器的文本编辑输入和仿真测试等步骤，得出仿真波形。

最后在试验系统上进行硬件测试，验证本项设计的功能。

1)程序设计：ENTITY MEX21A ISPORT(a,b,s:IN BIT;y:OUT BIT);END ENTITY MEX21A;ARCHITECTURE ONE OF MEX21A ISBEGINPROCESS(a,b,s)BEGINIF s='0'THEN y<=a;ELSE y<=b;END IF;END PROCESS;END ARCHITECTURE ONE;2)软件编译：如图是软件编译生成的2选1多路选择器3)实验结果:从仿真结果可以看出，当S=‘0’时,输出端y的值随着a值变化；当S=‘1’时，输出端y的值随着b的值变化。

由此可见，符合2选1多路选择器的功能2.任务2：将此多路选择器看成是一个元件mux21a，利用元件例化语句描述电路图，并将此文件放在同一目录中。

对于任务中的例子分别进行编译、综合、仿真，并对其仿真波形作出分析说明。

1)程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUXK ISPORT (s0,s1: in STD_LOGIC;a1,a2,a3: in STD_LOGIC;outy: out STD_LOGIC );END ENTITY MUXK;ARCHITECTURE double OF MUXK ISSIGNAL tmpout,tmp:STD_LOGIC;BEGINu1: PROCESS(s0,a2,a3,tmp)BEGINIF s0='0' then tmp<=a2;elsetmp<=a3;END IF ;END PROCESS u1 ;u2: PROCESS(s1,a1,tmp,tmpout)BEGINIF s1='0' then tmpout<=a1;elsetmpout<=tmp;END IF ;END PROCESS u2 ;outy<=tmpout;END ARCHITECTURE double;2)软件编译：如图是利用软件编译生成的触发器，仿真选择的芯片是芯片是ACEX1K 系列的EP1K100QC208-3芯片。

3)实验结果:从仿真结果可以看出，与实际的双2选1多路选择器的功能是相符的.实验4-2 时序电路的设计一．实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。

二．实验过程1.任务1：设计触发器，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。

1)程序设计：libraryieee;use ieee.std_logic_1164.all;entity dff2 isport(clk,d:instd_logic;q:out std_logic);end entity dff2;architecturebhv of dff2 isbeginprocess(clk)beginifclk'event and clk='1'then q<=d;end if;end process;end architecture bhv;2)软件编译：如图2-1是利用软件编译生成的触发器。

仿真用到的芯片是芯片是ACEX1K系列的EP1K100QC208-3芯片;3）实验结果:从仿真结果可以看出，当clk的上升沿来的时候，输出值随着输入值进行变化，出现一点偏差则是由时延造成，总体上符合D触发器。

2.任务2：设计锁存器（使用例3-14），同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。

1)程序设计：libraryieee;use ieee.std_logic_1164.all;entitysc isport(clk,D:instd_logic;Q:outstd_logic);end entity sc;architecturescq of sc isbeginprocess(clk,D)beginifclk='1'then Q<=D;end if;end process;end architecture scq;2)软件编译：如图2-2是利用软件编译生成的触发器，仿真选择的芯片是芯片是ACEX1K系列的EP1K100QC208-3芯片。

3）实验结果:实验4-3：加法计数器的设计一．实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。

二．实验过程：1.任务1：在QuartusⅡ上对加法计数器进行编辑、编译、综合、适配以及仿真。

说明例中各语句作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。

1)程序设计：libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjiafa isport (clk,rst,en:instd_logic;cq:outstd_logic_vector(3 downto 0);cout:outstd_logic);endjiafa;architecturebehav of jiafa isbeginprocess(clk,rst,en)variablecqi:std_logic_vector(3 downto 0);beginifrst='1' then cqi:=(others=>'0');elsifclk'event and clk='1' thenif en='1' thenifcqi<9 then cqi:=cqi+1;elsecqi:=(others=>'0');end if;end if;end if;ifcqi=9 then cout<='1';elsecout<='0';end if;cq<=cqi;end process;endbehav;2）软件编译：3）实验结果：2.任务2：引脚锁定以及硬件下载测试。

引脚锁定后进行编译、下载和硬件测试实验，将实验过程和实验结果写进实验报告。

实验4-4：原理图设计加法器一．实验目的熟悉利用QuartusⅡ原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个八位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

二．实验任务任务1：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真和实验板上硬件测试，并将此全加器电路设置成一个硬件符号入库。

任务2：建立一个高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。

三．实验过程a)打开QuartusⅡ软件，选择File->New命令，并选择BlockDiagram/Schematic File选项，打开原理图编辑窗口。

b)右击鼠标，选择Insert->Symbol命令，在窗口中点击“…”按钮找到基本单元库路径，然后选择原件，编辑原理图。

c)保存所创建的原理图，文件取名为banjia.bdf。

d)选择File->Create/Update->Create Symbol File for Current File命令，将上述得到的文件变成一个元件符号存盘，留着设计全加器调用。

e)在打开一个原理图编辑窗口，调用半加器元件后对全加器进行设计，然后存盘，取名为quanjia.bdf。

f)然后按照以前的步骤创建名为quanjia的工程，并得到时序仿真波形。

g)全加器设计：设计8位全加器即把一位全加器转变为一个元件符号存盘，然后按照一位全加器设计方法，利用8个一位全加器连接，构成一个8位全加器。

四．实验程序及原理图任务1：半加器程序：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY banjia ISPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;so : OUT STD_LOGIC);END banjia;ARCHITECTURE bdf_type OF banjia ISSIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;BEGIN或门程序：libraryieee;use ieee.std_logic_1164.all;entity or2a isport(a,b:instd_logic;c:out std_logic);end entity or2a;architecture one of or2a isbeginc<=a or b;end;全加器程序（例化）：-- Copyright (C) 1991-2009 Altera Corporation-- Your use of Altera Corporation's design tools, logic functions -- and other software and tools, and its AMPP partner logic-- functions, and any output files from any of the foregoing-- (including device programming or simulation files), and any -- associated documentation or information are expressly subject -- to the terms and conditions of the Altera Program License-- Subscription Agreement, Altera MegaCore Function License-- Agreement, or other applicable license agreement, including, -- without limitation, that your use is for the sole purpose of -- programming logic devices manufactured by Altera and sold by -- Altera or its authorized distributors. Please refer to the -- applicable agreement for further details.-- PROGRAM "Quartus II"-- VERSION "Version 9.0 Build 184 04/29/2009 Service Pack 1 SJ Full Version"-- CREATED ON "Fri Oct 28 15:29:12 2011"LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY quanjia ISPORT(ain : IN STD_LOGIC;bin : IN STD_LOGIC;cin : IN STD_LOGIC;cout : OUT STD_LOGIC;sum : OUT STD_LOGIC);END quanjia;ARCHITECTURE bdf_type OF quanjia IS COMPONENT banjiaPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;so : OUT STD_LOGIC;co : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;BEGINb2v_inst :banjiaPORT MAP(a =>ain,b => bin,so => SYNTHESIZED_WIRE_2,co => SYNTHESIZED_WIRE_0);b2v_inst1 :banjiaPORT MAP(a => SYNTHESIZED_WIRE_0,b =>cin,so => SYNTHESIZED_WIRE_1,co => sum);cout<= SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2; END bdf_type;半加器原理图：元件符号存盘：全加器原理图：元件符号存盘：8位全加器原理图：五．实验结果任务1：总体收获通过以上四次实验，不但增强了我的动手能力，对EDA的编程熟练了许多，更主要的是建立了我对这门课程的兴趣，非常有助于我在今后对于专业课的强化学习。