时序电路VHDL设计(时序逻辑部分)

结构体描述
ARCHITECTURE a OF entity_name IS SIGNAL signal_name: STD_LOGIC; BEGIN -- VHDL语句； -- 逻辑电路描述，输入输出的逻辑关系描述； END a;
VHDL参考书
VHDL设计指南（第二版） 作者：（美）阿森顿 译者: 葛红 出版社：机械工业出版社（2005）
（2）数据选择器 4选1 MUX
A B C D S0 S1
输出端 Y
library ieee; use ieee.std_logic_1164.all; entity mux41 is Port ( A,B,C,D: in std_logic; sel : in std_logic_vector(1 downto 0); Y : out std_logic ); end mux41;
结构体a1
实体描述
ENTITY entity_name IS PORT( input1_name : IN STD_LOGIC; input2_name : IN STD_LOGIC_VECTOR (a2 downto a1); output1_name:OUT STD_LOGIC; output2_name:OUT STD_LOGIC_VECTOR(b2 downto b1) ); END entity_name; --- STD_LOGIC：描述1位宽度的电路端口，如单独的逻辑变量A, 可描述为A: IN STD_LOGIC; -- STD_LOGIC_VECTOR (a2 downto a1)：描述多位宽度的电路 端口，如一组逻辑变量的组合（D3,D2,D1,D0）4位宽度，可 描述为D : in std_logic_vector(3 downto 0);
architecture archmux of mux41 is begin Y <= A when sel="00" else B when sel="01" else C when sel="10" else D; end archmux;
一、常用组合逻辑电路设计
（1）三态输出电路 （2）数据选择器 （3）比较器 （4）编码器 （5）译码器
一、常用组合逻辑电路设计
（1）三态输出电路 （2）比较器 （3）数据选择器 （4）编码器 （5）译码器
（2）译码器
A. 3－8译码器
LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY decode_3to8 IS PORT( a,b,c,G1,G2A,G2B: IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END decode_3to8;
Architecture a of bcd is Begin
Seven<= "0111111" when A="0000" else "0000110" when A="0001" else "1011011" when A="0010" else "1001111" when A="0011" else "1100110" when A="0100" else "1101101" when A="0101" else "1111101" when A="0110" else "0000111" when A="0111" else "1111111" when A="1000" else "1101111" when A="1001" else "0000000" ; End a;
architecture behave of sswr is begin y <= '0' when 0<=d and d<5 else '1' when 5<=d and d<10 else 'Z'; end behave;
例2:设计组合逻辑电路
设计一个1bit全加器。 输入 X,Y,CI 输出 Z,CO
Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; ENTITY cmpab IS PORT ( A, B :in std_logic_vector(7 downto 0); AGTB, ALTB, AEQB : out std_logic ); END cmpab;
数字电路与逻辑设计
数字电路与逻辑设计
第五章 第三讲
常用组合逻辑电路 VHDL设计实例
组合逻辑电路设计 1. 分析逻辑问题，抽象输入、输出逻辑变量。 2. 列真值表、写函数表达式。 3. 采用基本门电路、PLD实现。
数字电路的VHDL表述
库、程序包声明
A B
结构体a1
C
实体 (A,B,C)
结 构 框 图
architecture bh1 of full_bit_adder is begin y <= ((not a)and (not b)and ci) or ((not a)and (b) and (not ci)) or ((a)and (not b)and(not ci)) or ((a) and (b)and(ci)); cout <= (b and ci) or (a and ci) or (a and b); end bh1;
architecture behave of triout is begin A <= B when en='1' else "ZZZZZZZZ"; end behave; --注意多位时用双引号；
一、常用组合逻辑电路设计
（1）三态输出电路 （2）数据选择器 （3）比较器 （4）编码器 （5）译码器
architecture behave of triout is begin B <= A when en='1' else 'Z'; end behave; --注意此处的“Z”要大写；
三态输出电路（多位）
A7-A0
8
8
B7-B0
EN
EN=1 B=A;
EN=0 B=高阻态
library ieee; use ieee.std_logic_1164.all; entity triout is port (A: in std_logic_vector(7 downto 0); en: in std_logic; B: out std_logic_vector(7 downto 0) ); end triout;
ARCHITECTURE a OF cmpab IS BEGIN aeqb<= '1' when a=b else '0'; agtb<= '1' when a>b else '0'; altb <= '1' when a<b else '0'; END a;
一、常用组合逻辑电路设计
（1）三态输出电路 （2）比较器 （3）数据选择器 （4）编码器 （5）译码器
CPLD/FPGA应用开发技术与工程实践 作者：求是科技 出版社：人民邮电出版社（2005）
一、常用组合逻辑电路设计
（1）三态输出电路 （2）比较器 （3）数据选择器 （4）编码器 （5）译码器
（1）三态输出电路(1位)
A
B
EN
EN=1 B=A;
EN=0 B=高阻态
library ieee; use ieee.std_logic_1164.all; entity triout is port (A: in std_logic; en: in std_logic; B: out std_logic); end triout;
ARCHITECTURE rtl OF decode_3to8 IS SIGNAL indata: STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN indata<=G1&G2A&G2B&c&b&a;
y<= "11111110" when indata="100000" else "11111101" when indata="100001" else "11111011" when indata="100010" else "11110111" when indata="100011" else "11101111" when indata="100100" else "11011111" when indata="100101" else "10111111" when indata="100110" else "01111111" when indata="100111" else "11111111"; END rtl;
（4）编码器
I7 I6 I5 I4 I3 I2 I1 I0
Y2 Y1 Y0
11111110
I7 I6 I5 I4 I3 I2 I1 I0 8×3 编码器 Y2 Y1 Y0