FPGA中数字电路经典问答
常见面试题-数字IC-FPGA-1
位运算1) INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR1.非门2.与门3.或门4.与非门5.或非门6.异或门为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2)AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND(~AB)+(A~B)+(CD), 与非门可以实现“与非，与，非”等功能与非门实现异或同步电路和异步电路的区别是什么？同步电路共享同一个时钟clk，所有状态更新是在同意时刻。
异步电路没有统一的时钟，状态更新不是同时发生，异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲. FPGA中如何实现同步时序电路的延时通过计算器控制时延，对于比较小的延时，也可以通过触发器打一拍这样只能延时一个周期。
异步电路一般通过加buffer、两级与非门等。
同步复位与异步复位FPGA的寄存器都有一个异步的清零端（CLR），在异步复位的设计中这个端口一般就是接低电平有效的复位信号rst_n。
即使说你的设计中是高电平复位，那么实际综合后会把你的复位信号反向后接这个CLR端。
和异步复位相比，同步复位没有用上寄存器的CLR端口，综合出来的实际电路只是把复位信号rst_n作为了输入逻辑的使能信号。
那么，这样的同步复位势必会额外增加FPGA内部的资源消耗。
只能说，各有优缺点。
同步复位的好在于它只在时钟信号clk的上升沿触发进行系统是否复位的判断，这降低了亚稳态出现的概率；它的不好上面也说了，在于它需要消耗更多的器件资源，这是我们不希望看到的。
FPGA的寄存器有支持异步复位专用的端口，采用异步复位的端口无需额外增加器件资源的消耗，但是异步复位也存在着隐患。
异步时钟域的亚稳态问题同样的存在与异步复位信号和系统时钟信号之间。
异步复位信号同步化，module synchronism_design(input clk,input rst_n,output sys_rst_n);reg rst_nr1, rst_nr2;always @(posedge clk or negedge rst_n)beginif(!rst_n)begin rst_nr1 <= 1'b0; rst_nr2 <= 1'b0; endelsebegin rst_nr1 <= 1'b1;rst_nr2 <= rst_nr1; endendassign sys_rst_n = rst_nr2; //active lowendmodule什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个或多个输出信号相连可以实现与的功能。
fpga练习题库
fpga练习题库FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，广泛应用于数字电路设计和嵌入式系统开发。
为了帮助读者更好地掌握FPGA的相关知识，本篇文章将提供一套FPGA练习题库，旨在帮助读者巩固理论知识，并通过实践锻炼解决问题的能力。
一、概述本练习题库涵盖了FPGA的多个方面内容，包括Verilog语言编程、数字逻辑设计、时序分析、时钟分频以及外设接口等。
通过完成这些练习题，读者可以更好地理解FPGA的工作原理，掌握FPGA设计的基本方法和技巧。
二、练习题示例1. 编写一个Verilog代码，实现一个4位二进制加法器。
输入端包括两个4位的二进制数A和B，输出端为一个5位的二进制数S（其中前4位为和，最后1位为进位）。
2. 设计一个3:8译码器，使用FPGA实现。
译码器的输入端为3位二进制数A、B和C，输出端为8位译码结果D0-D7。
3. 在FPGA中实现一个时钟分频电路，输入端为一个时钟信号clk，输出端为两个时钟信号clk_div2和clk_div4，在输出端分别将输入时钟的频率分别分为原来的一半和四分之一。
4. 设计一个I2C总线控制器，实现与外部I2C设备的通信。
输入端为数据线SDA和时钟线SCL，输出端为I2C总线的控制信号（包括起始信号、停止信号、数据读写信号等）。
三、注意事项1. 在完成练习题时，建议使用Verilog HDL语言进行编程。
可以选择任何一款FPGA开发板进行搭建和验证。
2. 在编写代码时，注意书写规范和注释，增加代码的可读性和可维护性。
3. 在验证设计时，使用仿真工具进行功能验证，并通过FPGA开发板进行硬件验证。
4. 完成练习题后，可以通过波形验证、逻辑分析仪等工具进行结果检验。
5. 如果遇到问题，可以参考相关教材、文档或搜索引擎搜索相关资料，也可以向论坛、社群等渠道提问，寻求帮助和解答。
四、总结通过完成FPGA练习题库中的各种题目，读者可以提高FPGA设计和应用的能力。
fpga面试数电部份
FP GA大公司面试笔试数电部份ASIC工程师1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有那时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直维持到下一个时钟脉冲的到来，现在不管外部输入 x 有无转变，状态表中的每一个状态都是稳固的。
异步时序逻辑电路的特点：电路中除能够利用带时钟的触发器外，还能够利用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的转变直接引发。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的转变都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这些触发器的状态转变与时钟脉冲同步，而其他的触发器的状态转变不与时钟脉冲同步。
3：时序设计的实质：电路设计的难点在时序设计，时序设计的实质确实是知足每一个触发器的成立维持时刻的而要求。
4：成立时刻与维持时刻的概念？成立时刻：触发器在时钟上升沿到来之前，其数据输入端的数据必需维持不变的时刻。
维持时刻：触发器在时钟上升沿到来之后，其数据输入端的数据必需维持不变的时刻。
不考虑时钟的skew，D2的成立时刻不能大于（时钟周期T - D1数据最迟抵达时刻T1max+T2max）；保持间不能大于（D1数据最快抵达时刻T1min+T2min）；D2的数据将进入亚稳态并向后级电路传播5：什么缘故触发器要知足成立时刻和维持时刻？因为触发器内部数据的形成是需要必然的时刻的，若是不知足成立和维持时刻，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳固，在0和1之间转变，这时需要通过一个恢复时刻，其输出才能稳固，但稳固后的值并非必然是你的输入值。
这确实是什么缘故要用两级触发器来同步异步输入信号。
FPGA面试题目
各大公司面试笔试1．汉王笔试1、下面是一些根本的数字电路知识问题，请简要答复之。
a) 什么是Setup 和Holdup时间？b) 什么是竞争与冒险现象？怎样判断？如何消除？c) 请画出用D触发器实现2倍分频的逻辑电路？d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？e) 什么是同步逻辑和异步逻辑？f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图〔数据接口、控制接口、所存器/缓冲器〕。
g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？2、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
3、设想你将设计完成一个电子电路方案。
请简述用EDA软件〔如PROTEL〕进展设计〔包括原理图和PCB图〕到调试出样机的整个过程。
在各环节应注意哪些问题？2.飞利浦－大唐笔试归来1，用逻辑们和cmos电路实现ab+cd2. 用一个二选一mux和一个inv实现异或3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿〔如上升沿有效〕T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
时hold time不够，数据同样不能被打入触发器。
4. 如何解决亚稳态5. 用verilog/vhdl写一个fifo控制器6. 用verilog/vddl检测stream中的特定字符串1)DSP和通用处理器在构造上有什么不同，请简要画出你熟悉的一种DSP构造图2)说说定点DSP和浮点DSP的定义〔或者说出他们的区别〕3〕说说你对循环寻址和位反序寻址的理解4〕请写出【－8，7】的二进制补码，和二进制偏置码。
大华股份 fpga 经典试题
大华股份 fpga 经典试题大华股份FPGA经典试题 FPGA（Field-Programmable Gate Array，场可编程门阵列）是一种集成电路设计和重构的可编程逻辑器件。
大华股份是中国领先的FPGA芯片设计和制造企业之一。
在FPGA领域，大华股份以其创新和质量闻名。
下面将介绍一些大华股份的FPGA经典试题，了解其门道。
1、什么是FPGA？ FPGA是一种可以实现电路逻辑可编程性的芯片。
它通过在特定硬件平台上重新编程来实现不同电路功能，而不需要进行物理硬件更换。
这使得FPGA在快速原型设计和产品开发中具有重要作用。
2、请简要解释FPGA的工作原理。
FPGA由大量的可编程逻辑区块（CLB）组成，每个CLB可以根据需要配置为特定的功能。
这些CLB通过互连资源相互连接，形成电路逻辑。
FPGA中的配置存储器被用于保存配置信息，当配置信息发送到FPGA时，芯片根据配置信息建立相应的电路逻辑。
3、大华股份的FPGA芯片有哪些应用领域？ 大华股份的FPGA芯片广泛应用于通信、工业控制、军工、汽车电子等领域。
它们可以实现高性能的信号处理、实时数据采集和处理、图像处理等复杂任务。
4、请解释FPGA的可重构性和灵活性对产品开发的重要性。
FPGA的可重构性使得原型设计可以迭代得更快，并且在产品开发的早期阶段就能够进行验证。
此外，由于FPGA的灵活性，它们可以在实际产品形态确定之前进行动态修改和优化，从而节约了时间和成本。
5、大华股份的FPGA芯片有哪些性能优势？ 大华股份的FPGA芯片具有高集成度、低功耗、高性能、高可靠性以及低延迟的特点。
这些性能优势使得大华股份的FPGA芯片在各个应用领域中脱颖而出。
6、请简要描述FPGA设计过程中可能遇到的挑战。
FPGA设计过程中可能会面临时钟分配、信号完整性、资源不足等挑战。
高性能的设计需要合理规划时钟分配，并在信号传输中保持信号完整性，避免时序问题。
此外，资源有限的情况下，需要合理利用FPGA的资源。
数字电子技术基础FPGA接口电路设计习题
数字电子技术基础FPGA接口电路设计习题数字电子技术基础课程是电子工程专业中的重要课程之一，在学习数字电子技术的过程中，FPGA（Field Programmable Gate Array）已经成为了当今数字电路设计中不可或缺的重要组成部分。
本文将针对FPGA接口电路设计习题展开讨论，详细介绍FPGA接口电路设计的基本原理和方法。
1. 问题一：设计一个4位二进制加法器，利用FPGA实现。
求解思路如下：（以下是第一小节的正文内容，此处仅为示范，无实际意义）首先，我们需要确定加法器的输入和输出。
由于题目要求是4位二进制加法器，因此输入端口为两个4位二进制数，输出端口为一个4位二进制数。
我们可以利用FPGA提供的LUT（Look-Up Table）和触发器构建加法器电路。
具体的电路设计如下：（以下是第一小节的详细论述，包括电路图、逻辑表达式等）2. 问题二：设计一个2输入4输出的多路选择器，利用FPGA实现。
求解思路如下：（以下是第二小节的正文内容）多路选择器是数字电路中常用的元件之一，能够根据特定的选择信号选择一个输入端口并将其输出。
该习题要求设计一个2输入4输出的多路选择器，我们可以利用FPGA的LUT资源和开关电路实现。
（以下是第二小节的详细论述，包括电路图、逻辑表达式等）3. 问题三：设计一个4位二进制计数器，并利用FPGA实现。
求解思路如下：（以下是第三小节的正文内容）计数器是指能够对输入的脉冲信号进行计数并输出对应的二进制值的电路。
本题要求设计一个4位二进制计数器，我们可以利用FPGA的LUT和触发器资源实现。
具体的设计步骤如下：（以下是第三小节的详细论述，包括电路图、逻辑表达式等）4. 问题四：设计一个FPGA接口电路，完成串行数据的并行输出。
求解思路如下：（以下是第四小节的正文内容）串行数据的并行输出是指将串行输入的数据转换为并行输出的数据。
我们可以借助FPGA的PLL（Phase-Locked Loop）模块来实现该功能。
fpga基础练习题
fpga基础练习题FPGA（现场可编程门阵列）是一种用于实现数字逻辑电路的集成电路技术。
它具有可编程性和灵活性，因此在许多领域都得到广泛应用。
为了帮助大家更好地理解和掌握FPGA的基础知识，以下是一些FPGA基础练习题。
练习题一：FPGA的基本概念描述FPGA的基本原理和特点，并说明FPGA与ASIC（应用特定集成电路）的区别和联系。
练习题二：FPGA的编程语言介绍FPGA常用的编程语言，如VHDL（VHSIC硬件描述语言）和Verilog HDL（硬件描述语言），并比较它们的特点和适用场景。
练习题三：FPGA开发流程以Xilinx为例，详细描述FPGA的开发流程，包括项目创建、设计实现、综合与仿真、下载到FPGA板等步骤，并提及常见的开发工具和软件。
练习题四：FPGA的时序设计解释FPGA的时序设计概念，包括时钟、时钟周期、时钟频率、时钟约束等，并说明如何进行时序约束和时序分析。
练习题五：FPGA的布局布线讨论FPGA的布局布线问题，包括寄存器布局、时钟布线、关键路径等内容，并介绍常用的布局布线工具和技术。
练习题六：FPGA的资源利用说明如何合理利用FPGA的资源，包括LUT（查找表）、片上RAM（Random Access Memory）、DSP（Digital Signal Processing）等，并给出相应的应用示例。
练习题七：FPGA应用案例选择一个具体的应用领域（如通信、图像处理等），并描述FPGA在该领域中的应用案例，包括设计思路、实现方法和性能指标等。
练习题八：FPGA的优缺点总结FPGA的优点和缺点，分析其在不同应用场景中的适用性，并展望FPGA技术的发展趋势。
通过完成以上FPGA基础练习题，相信大家能够更加深入地了解和掌握FPGA的基本概念、编程语言、开发流程、时序设计、布局布线、资源利用、应用案例以及优缺点等方面的知识。
祝愿大家在FPGA的学习和应用中取得好成果！。
FPGA基础知识问答500问连载 (二)
FPGA基础知识问答500问连载（二）Q16：FPGA设计中对时钟的使用？（例如分频等）FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。
需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。
一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟逻辑操作的替代方案）。
Q17：FPGA设计中如何实现同步时序电路的延时？首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。
在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。
Q18：FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？三种资源：block ram;触发器（FF），查找表（LUT）；注意事项：1：在生成RAM等存储单元时，应该首选block ram 资源；其原因有二：第一：使用block ram等资源，可以节约更多的FF和4-LUT等底层可编程单元。
使用block ram 可以说是“不用白不用”，是最大程度发挥器件效能，节约成本的一种体现；第二：block ram是一种可以配置的硬件结构，其可靠性和速度与用LUT和register构建的存储器更有优势。
2：弄清FPGA的硬件结构，合理使用block ram资源；3：分析block ram容量，高效使用block ram资源；4：分布式ram资源（distribute ram）Q19：Xilinx中与全局时钟资源和DLL相关的硬件原语：常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。
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1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么？
同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
电路设计可分类为同步电路和异步电路设计。
同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。
由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。
V异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。
同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。
这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
2、什么是'线与'逻辑，要实现它，在硬件特性上有什么具体要求？
线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。
（线或则是下拉电阻）
3、什么是Setup 和Holdup时间,setup和holdup时间区别？
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
如果hold time不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。
建立时间是指在时钟边沿前，数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现stability的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
4、什么是竞争与冒险现象？怎样判断？如何消除？
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
5、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V 之间，而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。
TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD. TTL的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v. 用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos.
6、如何解决亚稳态。
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。
当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：
a 降低系统时钟
b 用反应更快的FF
c 引入同步机制，防止亚稳态传播
d 改善时钟质量，用边沿变化快速的时钟信号
关键是器件使用比较好的工艺和时钟周期的裕量要大。
7、IC设计中同步复位与异步复位的区别。
同步复位在时钟沿采复位信号，完成复位动作。
异步复位不管时钟，只要复位信号满足条件，就完成复位动作。
异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
8、MOORE 与MEELEY状态机的特征。
Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。
9、多时域设计中,如何处理信号跨时域。
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。
跨时域的信号要经过同步器同步，防止亚稳态传播。
例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。
这个同步器就是两级d触发器，其时钟为时钟域2的时钟。
这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。
这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。
所以通常只同步很少位数的信号。
比如控制信号，或地址。
当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。
如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。
10、给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Delay < period - setup – hold
11、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。
组合逻辑电路最大延迟为T2max,最小为T2min。
问，触发器D2的建立时间T3和保持时间应满足什么条件。
T3setup>T+T2max,T3hold>T1min+T2min
12、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。
T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;
13、说说静态、动态时序模拟的优缺点。
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。
它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。
因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
14、一个四级的Mux,其中第二级信号为关键信号如何改善timing。
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。
15、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？
和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等
16、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
17、BLOCKING NONBLOCKING 赋值的区别。
非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中；
阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中。