实验六 时序逻辑电路设计

带异步复位和使能的一位寄存器设计：
当定义输入输出变量为N位宽度时，就可得到N为寄存器。
②锁存器设计：也由触发器组成，并带有复位和置位等功能的器件，一般都 是采用电平触发锁存。这种电路容易同组合电路相混淆。
module sel(CLK,D,Q); input CLK,D; output reg Q; always @ (CLK or D) if (CLK) Q <= D; else Q <= 1'b0; endmodule
注意触发器与组合逻辑电路区别，都采用过程语句描述，又都是电平触发，区别 是触发器不用完备的赋值，而组合电路必须将所有可能的赋值都考虑到。
3、计数器设计：
计数器能够累计输入脉冲个数，包含若干个触发器，并按预定顺序 改变各触发器的状态，是一种应用广泛的时序电路，按照各个触发器状 态翻转的时间，可分为同步和异步计数器；按照计数过程中的数字的增 减规律，可分为加法、减法和可逆计数器；按照计数器循环长度，可分 为二进制和N进制计数器。 ①二进制计数器设计：由给定的二进制位数决定计数长度。
4位二进制计数器（相当16进制计数器）仿真结果
按照给定二进制位数就可以得到相应的二进制计数器，如2位（4进 制）、3位（8进制）、4位（16进制）、5位（32进制）计数器等。 以上二进制计数器当位数增多时，当输出以后要显示出来，需要增 加相应转化电路，使系统变得复杂，所以通常采用多位10进制计数 器来计数并显示输出。
//试探研究改变相应参数，验证得到其它偶数倍分频计数器。
⑵奇数倍分频器设计
当分频器系数N为奇数时，考虑采用双计数器计数，两个计 数器同时计数，一个对输入时钟信号的上升沿计数，另一个则对 信号的下降沿计数。计数器从0到N-1循环计数，且计数器的计 数值小于（N-1)/2时输出1，计数值大于或等于（N-1)/2时 输出0。在这样的控制方式下，分频后输出的波形恰好相差1/2 时钟周期，将两个波形进行或（OR)操作后，即可得到所要的波 形（占空比50%)。
//试探研究改变相应参数，验证得到其它奇数倍分频计数器。
实验报告作业
• 1、设计具有复位和置位功能的3位十进制 功能的计数器(0~999)。 • 2、设计一个1/12倍偶数分频的分频器。
y1=f(x1,…,xn,q1,…,qn) x1 yn=f(x1,…,xn,q1,…,qn) 时序电路状态的改变只发生在时 钟边缘触发的一瞬间，该时刻的 输入决定输出，其它时间都是由 系统当前状态决定。
q1 ∶ qn ： ： ∶ 组 合 逻 辑 电 路 存储电路 ∶ y1 yn
xn
p1 ∶ pn
时序电路一般都是采用过程语句进行硬件描述，采 用边沿或电平触发进行控制。常见的时序电路有各种触 发器、锁存器、寄存器、移位寄存器、分频器和计数器 等。下面将对典型时序电路进行Vierlog设计。
一位D触发器的Verilog描述 module dff(Q,D,clk); input D,clk; output reg Q; always @(posedge clk) begin Q<=D; end endmodule
2、基本寄存器与锁存器设计
①寄存器设计：由触发器组成，并带有复位和置位等功能的器件，一般都是 采用边沿触发寄存。
三分频器Verilog仿真结果
占空比为50%的三分频器Verilog描述程序
module fen3(clkin,qout1,qout2,clkout); input clkin; output reg qout1,qout2; output clkout; wire clkout; assign clkout=qout1|qout2; always @(posedge clkin) begin : blk1 reg[1:0] cnt; if(clkin==1'b1)begin if(cnt<1)begin qout1<=1'b1; cnt<=cnt+1;end else begin qout1<=1'b0; cnt<=cnt+1; if(cnt>1) cnt<=0;end end end always @(negedge clkin) begin : blk2 reg[1:0] cnt; if(clkin==1'b0)begin if(cnt<1)begin qout2<=1'b1; cnt<=cnt+1;end else begin qout2<=1'b0; cnt<=cnt+1; if(cnt>1) cnt<=0;end end end endmodule
四、实验步骤
1、基本触发器设计 真值表
Q
Q
clk
D
D Qn(当前状态） Qn+1 (时钟有效沿输入时对应d的输出状态） 0 0 0 clk 0 1 0 1 0 1 1 1 1
D触发器是时钟上升沿触发电路，只有上升沿到来时，触发器状态由输入决定， 其它时刻由系统状态决定。
基于以Байду номын сангаасD触发器工作原理，可已采用如下Verilog描述程序：
1/6,10分频仿真结果（N=6,10）
6T 10T
1/6,10分频参考程序（N=6,10）
module div_6(reset,clk_in,clk6_out,clk10_out); input clk_in,reset; output clk6_out,clk10_out; reg clk6_out,clk10_out; parameter WIDTH=3; reg [WIDTH:0]temp1,[WIDTH:0]temp2; always @(posedge clk_in) begin if(~reset)begin clk6_out<=0; clk10_out<=0; temp1<=2;temp2<=4; end //使复位后的第一个时钟 else begin //就开始分频 temp1= temp1+1 ; temp2= temp2+1; if(temp1>2) begin clk6_out<= ~clk6_out ; temp1<=0; end if(temp2>4) begin clk10_out<= ~clk10_out ; temp2<=0; end end end endmodule
EDA课程 实验六
时序逻辑电路设计
EDA课组
一、实验目的：
1、了解时序逻辑电路设计原理及特点； 2、学习使用时序逻辑电路设计方法。
二、实验内容
1、 设计几种典型时序逻辑电路系统； 2、通过仿真软件进行验证仿真。
三、实验原理
• 时序逻辑电路：电路的任意时刻的输出状态 不仅取决于该时刻的输入状态，还与电路的原状 态有关。所以时序电路都有记忆功能。
module jsq_b(en,clk,reset,out); input clk,reset,en; parameter WIDTH=4; //参数定义 output[WIDTH-1:0] out; reg[WIDTH-1:0] out; always @(posedge clk ) if(reset) out<=0; else if(en) out<=out+1; endmodule
想一想如何得到5、6、7、9、10进制等计数器呢？
⑵同步十进制加法计数器参考程序
//clr为清零输入端 //C为进位输出端
//为避免进入无效状态，初始清零
设计二位10进制计数器（0~99）。
4、分频器设计：
分频器就是使得单位时间内的脉冲次数减小的电路，亦即 降低脉冲频率。降低1/2倍频率的为二分频器，降低1/4倍频 率的为4分频器，以此类推。 ①任意偶数倍分频器设计 偶数倍分频器可以通过待分频的时钟触发计数器计数，当计 数器从0计数到N/2-1时，输出时钟进行翻转并给计数器一个复 位信号，以使下一个时钟从零开始计数，以此循环，就可以实现 任意的偶数倍分频。