实验三时序逻辑电路
数字逻辑实验报告实验
一、实验目的1. 理解数字逻辑的基本概念和基本原理。
2. 掌握数字逻辑电路的基本分析方法，如真值表、逻辑表达式等。
3. 熟悉常用数字逻辑门电路的功能和应用。
4. 提高数字电路实验技能，培养动手能力和团队协作精神。
二、实验原理数字逻辑电路是现代电子技术的基础，它主要研究如何用数字逻辑门电路实现各种逻辑功能。
数字逻辑电路的基本元件包括与门、或门、非门、异或门等，这些元件可以通过组合和连接实现复杂的逻辑功能。
1. 与门：当所有输入端都为高电平时，输出端才为高电平。
2. 或门：当至少有一个输入端为高电平时，输出端为高电平。
3. 非门：将输入端的高电平变为低电平，低电平变为高电平。
4. 异或门：当输入端两个高电平或两个低电平时，输出端为低电平，否则输出端为高电平。
三、实验内容1. 实验一：基本逻辑门电路的识别与测试（1）认识实验仪器：数字电路实验箱、逻辑笔、示波器等。
（2）识别与测试与门、或门、非门、异或门。
（3）观察并记录实验现象，分析实验结果。
2. 实验二：组合逻辑电路的设计与分析（1）设计一个简单的组合逻辑电路，如加法器、减法器等。
（2）根据真值表列出输入输出关系，画出逻辑电路图。
（3）利用逻辑门电路搭建电路，进行实验验证。
（4）观察并记录实验现象，分析实验结果。
3. 实验三：时序逻辑电路的设计与分析（1）设计一个简单的时序逻辑电路，如触发器、计数器等。
（2）根据电路功能，列出状态表和状态方程。
（3）利用触发器搭建电路，进行实验验证。
（4）观察并记录实验现象，分析实验结果。
四、实验步骤1. 实验一：（1）打开实验箱，检查各电路元件是否完好。
（2）根据电路图连接实验电路，包括与门、或门、非门、异或门等。
（3）使用逻辑笔和示波器测试各逻辑门电路的输出，观察并记录实验现象。
2. 实验二：（1）根据实验要求，设计组合逻辑电路。
（2）列出真值表，画出逻辑电路图。
（3）根据逻辑电路图连接实验电路，包括所需逻辑门电路等。
时序逻辑实验报告
时序逻辑实验报告时序逻辑实验报告引言：时序逻辑是计算机科学中的重要概念，它描述了事件在时间上的顺序和发生关系。
在本次实验中，我们将探索时序逻辑的基本原理，并通过实际的电路设计和仿真来加深对其理解。
实验一：时钟信号的生成和分频时钟信号是时序逻辑中的基础，它提供了时间参考，使得电路中的各个元件能够按照特定的时间序列进行操作。
在本实验中，我们首先学习了如何通过计数器和分频器生成时钟信号。
通过调整分频器的参数，我们可以得到不同频率的时钟信号，并观察其对电路行为的影响。
实验二：时序逻辑电路的设计在本实验中，我们将学习如何设计时序逻辑电路。
时序逻辑电路通常由触发器、计数器、状态机等组成，它们能够根据输入信号的变化产生不同的输出。
我们将通过实际的案例来展示时序逻辑电路的设计过程，并使用仿真工具验证其正确性。
实验三：状态机的设计和实现状态机是时序逻辑中常用的模型，它描述了系统根据输入信号的变化而转换的状态。
在本实验中，我们将学习如何设计和实现状态机。
通过定义状态和状态转换条件，我们可以将复杂的系统行为转化为简单的状态转换图，并通过电路实现这些状态转换。
实验四：时序逻辑电路的故障排查时序逻辑电路的故障排查是电子工程师日常工作中的重要环节。
在本实验中，我们将学习如何通过逻辑分析仪和示波器等工具来排查时序逻辑电路的故障。
通过观察信号波形和逻辑分析结果，我们可以确定故障的原因，并采取相应的修复措施。
实验五：时序逻辑电路的应用时序逻辑电路在计算机科学和电子工程中有着广泛的应用。
在本实验中，我们将学习一些时序逻辑电路的典型应用，如计数器、时序多路复用器等。
通过实际的案例，我们可以更好地理解时序逻辑电路在实际系统中的作用和价值。
结论：通过本次实验，我们深入了解了时序逻辑的基本原理和应用。
我们学习了时钟信号的生成和分频，掌握了时序逻辑电路的设计和实现方法，学会了使用工具进行故障排查。
时序逻辑在现代电子系统中起着重要的作用，通过实验的学习，我们对其有了更深入的理解和应用能力。
时序电路功能并实验验证。 (2)
时序电路功能并实验验证导言时序电路在数字电路中起着非常重要的作用。
它们可以用于控制和协调各个电路组件的操作顺序，实现复杂的数据处理和逻辑运算。
本文将介绍时序电路的基本功能，并通过实验验证其正确性。
时序电路的基本功能1. 时钟信号的生成和控制时序电路中最基本的组成部分是时钟信号。
时钟信号用于同步电路中的各个组件，确保它们在统一的时刻进行操作。
时钟信号可以通过振荡器或计数器等电路生成，并通过分频器和锁存器等电路进行控制。
2. 同步器的功能同步器用于将不同速度的信号同步到统一的时钟信号上。
它可以解决异步信号带来的数据错误和时序混乱的问题。
同步器通常由触发器和门电路构成，能够根据时钟信号的上升沿或下降沿触发状态的改变。
3. 计数器的功能计数器是一种常用的时序电路，用于实现计数功能。
它通过不断累加或减少计数值，并将结果输出。
计数器可以用于生成固定时间间隔的脉冲信号，实现周期性操作；也可以用于实现序列的生成和检测。
常见的计数器包括二进制计数器、BCD 计数器和环形计数器等。
4. 时序逻辑的功能时序逻辑是一种根据时钟信号和输入信号的变化来控制输出的逻辑电路。
它可以根据不同的输入信号和时钟信号的组合产生不同的输出值，实现复杂的逻辑运算。
时序逻辑常常使用触发器和组合逻辑电路组成。
实验验证为验证时序电路的功能，我们可以进行一系列实验。
实验一：时钟信号的生成和控制在这个实验中，我们使用555定时器来生成时钟信号，并通过分频器和锁存器控制时钟信号的频率和占空比。
实验步骤如下：1.连接555定时器的引脚，设置触发器和比较器的阈值和触发电平。
2.连接分频器和锁存器，设置分频系数和锁存控制信号。
3.测量时钟信号的频率和占空比，并与理论值进行比较。
实验结果表明，通过合理设置分频系数和锁存控制信号，我们可以生成符合要求的时钟信号，并对其进行控制。
实验二：同步器的功能在这个实验中，我们使用两个异步信号，并通过同步器将它们同步到时钟信号上。
数字电路与逻辑设计实验
数字电路与逻辑设计实验报告学院：班级：姓名：学号：日期：一．实验名称：实验一：QuartusII 原理图输入法设计与实现实验二：用VHDL 设计与实现组合逻辑电路实验三：用VHDL 设计与实现时序逻辑电路实验四：用VHDL 设计与实现数码管动态扫描控制器二．实验所用器件及仪器：1.计算机2.直流稳压电源3.数字系统与逻辑设计实验开发板三．实验要求：实验一：（1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
（2）用（1）实现的半加器和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板上测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
（3）用3—8线译码器和逻辑门设计实现函数F=/C/B/A+/CB/A+C/B/A+CBA,仿真验证其功能并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
注：实验时将三个元器件放在一个new block diagram中实现。
实验二：（1）用VHDL语言设计实现一个共阴极7段数码译码器，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，7段数码管显示输出信号。
（2）用VHDL语言设计实现一个8421码转余三码的代码器，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
（3）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出1，否则出0；仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
实验三：（1）用VHDL语言设计实现一个带异步复位的8421 十进制计数器，仿真验证其功能，并下载到实验板测试。
要求用按键设定输入信号，发光二极管显示输出信号。
（2）用VHDL语言设计实现一个分频系数为12，输出信号占空比为50%的分频器，仿真验证其功能。
注：实验时将（1）、（2）和数码管译码器 3 个电路进行链接，并下载到实验板显示计数结果。
实验三-VHDL时序逻辑电路设计
实验三 VHDL 时序逻辑电路设计一、实验目的1．熟悉用VHDL语言设计时序逻辑电路的方法2．熟悉用Quartus文本输入法进行电路设计二、实验所用仪器元件及用途1．计算机：装有Quartus软件，为VHDL语言提供操作场所。
2．直流稳压电源：通过USB接口实现，为实验开发板提供稳定电源。
3．数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。
三、实验内容1．用VHDL语言设计实现一个8421码十进制计数器。
（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。
（2）试验结果：VHDL代码和仿真结果。
2．用VHDL语言设计实现一个分频系数为8，分频输出信号占空比为50%的分频器。
（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求。
（2）试验结果：VHDL代码和仿真结果。
3．用VHDL语言设计实现一个控制8个发光二极管亮灭的电路。
（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。
a.单点移动模式：一个点在8个发光二极管上来回的亮b.幕布式：从中间两个点，同时向两边依次点亮直至全亮，然后再向中间点灭，依次往复c.通过拨码开关或按键控制两种模式的转换（2）试验结果：VHDL代码和仿真结果。
四、实验设计思路及过程1.8421码十进制计数器状态转移表左图为8421码十进制计数器的状态转移表，abcd为初状态，ABCD为下一状态，每当有“1”出现时，相应的管脚就亮灯，从而从0000到1001的灯依次出现。
VHDL代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count12 ISPORT(clk,clear:IN STD_LOGIC;q :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END count12;ARCHITECTURE a OF count12 ISSIGNAL q_temp:ATD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF(clk'event and clk='1') THENIF clear='0' THENq_temp<="0000";ELSIF q_temp="1011"THENq_temp<="0000";ELSEq_temp<=q_temp+1;END IF;END IF;END PROCESS;q<=q_temp;END a;2.分频系数为8，输出占空比为50%的分频器的设计左图为八分频器（占空比50%）的状态转移图，其中abc为原状态，ABC为下一状态。
数字逻辑电路实验报告
数字逻辑电路实验报告数字逻辑电路实验报告引言：数字逻辑电路是现代电子科技中的重要组成部分，它广泛应用于计算机、通信、控制系统等领域。
本实验旨在通过实际操作，加深对数字逻辑电路原理的理解，并通过实验结果验证其正确性和可靠性。
实验一：基本逻辑门的实验在本实验中，我们首先学习了数字逻辑电路的基本组成部分——逻辑门。
逻辑门是数字电路的基本构建单元，它能够根据输入信号的逻辑关系，产生相应的输出信号。
我们通过实验验证了与门、或门、非门、异或门的工作原理和真值表。
以与门为例，当且仅当所有输入信号都为高电平时，与门的输出信号才为高电平。
实验中，我们通过连接开关和LED灯，观察了与门的输出变化。
实验结果与预期相符，验证了与门的正确性。
实验二：多位加法器的设计与实验在本实验中，我们学习了多位加法器的设计和实现。
多位加法器是一种能够对多位二进制数进行加法运算的数字逻辑电路。
我们通过实验设计了一个4位全加器，它能够对两个4位二进制数进行相加，并给出正确的进位和和结果。
实验中，我们使用逻辑门和触发器等元件，按照电路图进行布线和连接。
通过输入不同的二进制数，观察了加法器的输出结果。
实验结果表明，多位加法器能够正确地进行二进制数相加，验证了其可靠性。
实验三：时序电路的实验在本实验中，我们学习了时序电路的设计和实验。
时序电路是一种能够根据输入信号的时间顺序产生相应输出信号的数字逻辑电路。
我们通过实验设计了一个简单的时序电路，它能够产生一个周期性的脉冲信号。
实验中，我们使用计数器和触发器等元件，按照电路图进行布线和连接。
通过改变计数器的计数值，观察了脉冲信号的频率和周期。
实验结果表明，时序电路能够按照设计要求产生周期性的脉冲信号，验证了其正确性。
实验四：存储器的设计与实验在本实验中，我们学习了存储器的设计和实现。
存储器是一种能够存储和读取数据的数字逻辑电路，它在计算机系统中起到重要的作用。
我们通过实验设计了一个简单的存储器，它能够存储和读取一个4位二进制数。
数字逻辑实验报告
数字逻辑实验报告数字逻辑实验报告引言：数字逻辑是计算机科学中的基础知识，它研究的是数字信号的处理与传输。
在现代科技发展的背景下，数字逻辑的应用越来越广泛，涉及到计算机硬件、通信、电子设备等众多领域。
本实验旨在通过设计和实现数字逻辑电路，加深对数字逻辑的理解，并掌握数字逻辑实验的基本方法和技巧。
实验一：逻辑门电路设计与实现逻辑门是数字电路的基本组成单元，由与门、或门、非门等构成。
在本实验中，我们设计了一个4位全加器电路。
通过逻辑门的组合，实现了对两个4位二进制数的加法运算。
实验过程中，我们了解到逻辑门的工作原理，掌握了逻辑门的真值表和逻辑方程的编写方法。
实验二：多路选择器的设计与实现多路选择器是一种常用的数字逻辑电路，它可以根据控制信号的不同，从多个输入信号中选择一个输出信号。
在本实验中，我们设计了一个4位2选1多路选择器电路。
通过对多路选择器的输入信号和控制信号的设置，实现了对不同输入信号的选择。
实验过程中，我们了解到多路选择器的工作原理，学会了多路选择器的真值表和逻辑方程的编写方法。
实验三：时序逻辑电路的设计与实现时序逻辑电路是一种能够存储和处理时序信息的数字逻辑电路。
在本实验中，我们设计了一个简单的时序逻辑电路——D触发器。
通过对D触发器的输入信号和时钟信号的设置，实现了对输入信号的存储和传输。
实验过程中，我们了解到D触发器的工作原理，掌握了D触发器的真值表和逻辑方程的编写方法。
实验四：计数器电路的设计与实现计数器是一种能够实现计数功能的数字逻辑电路。
在本实验中，我们设计了一个4位二进制计数器电路。
通过对计数器的时钟信号和复位信号的设置，实现了对计数器的控制。
实验过程中，我们了解到计数器的工作原理，学会了计数器的真值表和逻辑方程的编写方法。
结论：通过本次实验，我们深入了解了数字逻辑的基本原理和应用方法。
通过设计和实现逻辑门电路、多路选择器、时序逻辑电路和计数器电路，我们掌握了数字逻辑实验的基本技巧，并加深了对数字逻辑的理解。
时序实验报告总结
时序实验报告总结时序实验报告总结时序实验是计算机科学中的一项重要实验，旨在通过设计和实现时序电路，来加深对数字电路和时序逻辑的理解。
本文将对我在时序实验中的学习和总结进行分享。
实验一：时序电路设计在时序电路设计实验中，我通过学习时序逻辑的基本概念和设计原理，成功完成了一个简单的时序电路设计。
通过该实验，我深入理解了时钟信号、触发器和状态机的概念，并学会了使用Verilog语言进行时序电路的建模和仿真。
实验二：时序电路优化时序电路优化实验是进一步提高时序电路设计能力的关键一步。
在该实验中，我通过对已有电路的分析和优化，实现了电路的性能提升。
通过优化电路的关键路径，我成功降低了电路的延迟，并提高了电路的工作速度。
实验三：时序电路测试时序电路测试是保证电路正确性的重要环节。
在该实验中，我学会了使用测试向量和模拟器对时序电路进行测试。
通过设计全面的测试用例和检查电路的输出波形，我成功发现和解决了电路中的一些问题，并提高了电路的稳定性和可靠性。
实验四：时序电路综合时序电路综合是将逻辑电路转化为物理电路的过程。
在该实验中，我学会了使用综合工具将Verilog代码转化为门级电路，并通过对综合结果的分析和优化，提高了电路的面积效率和功耗性能。
实验五：时序电路布局与布线时序电路布局与布线是将逻辑电路映射到芯片上的过程。
在该实验中，我学会了使用布局与布线工具对电路进行布局和布线，并通过对布局和布线结果的分析和优化，提高了电路的可靠性和稳定性。
实验六：时序电路验证时序电路验证是验证电路设计的正确性和可靠性的重要环节。
在该实验中，我学会了使用仿真和验证工具对电路进行验证，并通过对验证结果的分析和优化，提高了电路的正确性和稳定性。
通过以上实验，我深入了解了时序电路的设计、优化、测试、综合、布局与布线以及验证等方面的知识和技能。
通过实践和总结，我不仅提高了对时序电路的理解和掌握，还培养了问题解决和创新能力。
时序实验的学习过程中，我还遇到了一些挑战和困惑。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验三时序逻辑电路
学习目标：
1、掌握时序逻辑电路的一般设计过程
2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求
3、掌握时序逻辑电路的基本调试方法
4、熟练使用示波器和逻辑分析仪观察波形图
实验内容：
1、广告流水灯（第 9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由 8 个 LED 组成，工作时始终为 1 暗 7 亮，且这一个暗灯循环右移。
(1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路
(2) 将单脉冲加到系统时钟端，静态验证实验电路
(3) 将 TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲 CP、触发器的输出端 Q2、Q1、 Q0 和 8 个 LED 上的波形。
2、序列发生器（第 10 周课内实物验收计数器方案）分别用 MSI 计数器和移位寄存器设计一个具有自启动功能的 01011 序列信号发生器
(1) 写出设计过程，画出电路逻辑图
(2) 搭接电路，并用单脉冲静态验证实验结果
(3) 加入 TTL 连续脉冲，用示波器观察观察并记录时钟脉冲 CLK、序列输出端的波形。
3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%）
在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。
曼彻斯特编码用电压的变化来分辨 0 和 1，从高电平到低电平的跳变代表 0，而从低电平到高电平的跳变代表 1。
信号的保持不会超过一个比特位的时间间隔。
即使是 0 或 1 的序列，信号也将在每个时间间隔的中间发生跳变。
这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图 3.1 为曼切斯特编码的例子。
设计一个电路，它能自动加载 4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当 4 位数据全部传输完成后，重新加载新数据，继续传输，如图 3.2 所示。
(1) 写出设计过程，画出电路逻辑图，设计不允许手动加载数据。
(2) 加入 TTL 连续脉冲，用示波器观察观察并记录时钟脉冲 CLK、串行数据输出端的波形。
(3) 给串行数据增加起始位和结束位，其中起始位为“0”，结束位为“1”，起始和结束位同样要编码成曼切斯特码，波形图参看图 3.3（扩展部分，选作）
实验内容：
1.广告流水灯
设计过程
八个流水灯，工作时始终为1暗7亮，一个循环总共8个状态。
由此可以得出结论，选用3个D触发器构成三个状态，再由一个74138实现八个流水灯1暗7亮的工作状态。
8个循环过程分别为：
000→001→010→011→100→101→110→111→000；
真值表：
卡诺图：
最简与或表达式：0
01010化简结果：001
最简与或表达式：1
11
化简结果：11
化简结果：
逻辑电路图
首先组合三个D触发器，并将其封装成一个元件。
如下图所示
使用三个D触发器封装的元件，连接，1，1。
如下图所示
使用74138数据选择器，实现八个状态的显示。
如下图所示
实物连接图：
示波器观察结果：
2.序列发生器
计数器实现
设计过程
产生序列01011。
如果采用计数器设计，需要构造一个模为5的循环，采用反馈置零的方法，每一状态通过74138输出合适的结果。
计数器74161状态变化：
000→001→010→011→100→000
1
逻辑电路图
74161的连接方式如下图所示，通过LDN端口，当到达”100”状态时，重新加载数据，回到“000”状态。
如下图所示
将，，连接到74138实现最后的输出，如下图所示。
实物连接图
寄存器实现
设计过程
产生序列01011。
如果采用计数器设计，，同样需要构成一个循环，采用左移或右移。
以右移为例，寄存器的状态变化如下：
0101→1011→0110→1101→1010→0101
以最高位为输出位，即可满足循环输出序列01011，同时还应该满足自启动。
真值表：
通过卡诺图化简的表达式1
考虑到自启动，如果不添加冗余向，寄存器将陷入0000→0000的死循环当中，添加一项
0，使
100
逻辑电路图：
采用右移方案的，如下图所示。
同理，采用左移方案的，如下图所示。
3.曼切斯特编码
基础部分：4位并行加载，穿行输出（高位在前），传输完成后，重新加载新数据
设计过程
首先考虑曼切斯特编码和时钟信号CP以及输出数据D的关系，根据题意有，曼彻斯特编码用电压的变化来分辨 0 和 1，从高电平到低电平的跳变代表 0，而从低电平到高电平的跳
变代表 1，如下图所示。
由此可得，
电路的工作状态是从最高位开始输出数据到最低位，然后再并行输入数据。
按照题目的要求四位数据串行输出后，开始直接输出下一个四位数据。
由此可以知道，整个电路的工作状态是一个循环，并且模为4，通过计数器构造模4的循环。
状态变化位：
并行输入并且输出→输出→输出1→输出0→并行输入并且输出
逻辑电路图
通过反馈置零的方式构造一个模4的循环 ，从00到11。
如下图所示。
寄存器需要完成两个工作状态，并行输入保存数据，此时 1011。
数据右移输出此时 1001。
通过计数器构造的周期实现10功能段的变化，当计数器的输出00对应 1011，当计数器输出01，10，11对应 1001。
1。
如下图所示。
使用一个数据选择器完成数据的输出，如下图所示。
实物连接图
扩展部分：起始位为“0”，结束位为“1”，4位并行加载，穿行输出，传输完成后，重新加载新数据
设计过程
根据基础部分的设计原理，仅需要构造模位6的工作循环。
电路的工作状态：
并行输入并且输出0→输出→输出→输出1→输出0→输出1
逻辑电路图
从0000到0101，采用反馈置零的方法，，如下图所示。
寄存器需要完成两个工作状态，并行输入保存数据，此时 1011。
数据右移输出此时 1001。
通过计数器构造的周期实现 10功能段的变化，当计数器的输出000对应
11，此时并行输入储存数据；当计数器输出001，010，011，100，101对应 1001，此时10
串行输出数据。
1。
如下图所示。
使用数据选择器输出数据，计数器输出为000时数据选择器的输出为0，计数器输出为101时数据选择器的输出为1，001到100输出为寄存器的最高位。
实物连接图。