一位全减器的VHDL设计

一位全减器的VHDL设计

理工学院03电信（2）班黄金凤 030303074

一.实验目的

1. 熟悉Max+Plusll和GW48ED开发系统的使用；

2. 掌握一位半减器的VHDL设计；

3. 掌握一位半减器构建一位全减器的方法；

4. 元件例化语句的使用。

二?实验原理

由两个半减器和一个或门构成一个全减器。首先，一位半减器的逻辑表达式：diff =xyxy=x=y

s_out = xy

表一半减器的真值表

其次，一位全减器的逻辑表达式：

diffr = sub_in 十diff

sub_out =s_out +sub_in *diff

表二一位全减器的真值表

根据上述的真值表了解半减器和全减器，并设计出VHDL的程序。

描述半减器的VHDL的程序如下：

ENTITY halfsub IS

PORT(A,B:IN BIT;

T,C:OUT BIT);

END halfsub;

ARCHITECTURE halfsub_arc OF halfsub IS

BEGIN

PROCESS(A,B)

BEGIN

T<= A XOR B AFTER 10 ns;

C <= (NOT A) AN

D B AFTER 10 ns;