FPGA在高速图像采集中的应用研究
基于FPGA的高速数据采集技术毕设论文
南 京 理 工 大 学毕业设计论文作 者: 王 娜 学 号： 0808190110学院(系): 自动化学院专 业: 电气工程及其自动化题 目: 基于FPGA 的高速数据采集技术指导者：(姓 名) (专业技术职务)评阅者：(姓 名) (专业技术职务)2012 年 6 月樊卫华 副教授 讲师 赵高鹏随着计算机技术的突飞猛进以及移动通讯技术在日常生活中的不断深入，数据采集不断地向高速、智能化的方向发展。
本文针对此需求，实现了一种基于FPGA的高速数据采集系统。
该系统利用AD器件对信号进行模数转换，利用FPGA设计内部模块进行ADC的逻辑控制并实现数据缓存功能。
本文首先介绍了高速数据采集技术的国内外发展现状，确定了系统总体方案，完成了FPGA与A/D的芯片选型；利用Protel完成了硬件电路原理图的设计，并使用Quartus II完成了FPGA内部模块的设计，实现了时钟管理模块、数据采集控制模块和数据缓存模块。
最后在Red Cyclone开发板上完成了FPGA程序的下载测试，验证了程序的正确性。
关键词FPGA 高速数据采集A/D模数转换Title FPGA Based High-speed Data Acquisition TechnologyAbstractAlong with the development of computer technology by leaps and bounds and mobile communications technology has advanced in daily life, data acquisition develops to high speed, intelligent continually. According to the needs, this paper designed a high-speed data acquisition system based on FPGA. The system used AD device to realize A/D conversion, used FPGA to design internal modules of ADC logic control and realized circuit control data cache function.This paper firstly introduced the development of high-speed data acquisition technology at home and abroad, determined the system overall program, completed the FPGA and AD chip selection, finished the design of the hardware circuit principle by using Protel, completed the design of FPGA internal module by using Quartus II, realized clock management module, data acquisition control module and data cache module. Finally finished the FPGA program download test on the Red Cyclone development board to verify the correctness of the program.Keywords FPGA High-speed Data acquisition AD converter目次1 绪论 (1)1.1 课题背景 (1)1.2 高速数据采集的现状 (2)1.3 课题研究任务及论文结构 (3)2 系统总体设计方案 (4)2.1 需求分析 (4)2.2 系统实现方案 (4)2.3 系统各模块芯片选型 (6)2.4 本章小结 (8)3 硬件电路设计 (9)3.1 硬件电路设计工具介绍 (9)3.2 硬件详细设计 (9)3.3 本章小结 (14)4 程序的设计与实现 (15)4.1 FPGA设计与仿真工具 (15)4.2 时钟管理模块的设计与实现 (18)4.4 数据缓存模块的设计与实现 (25)4.5 总体电路图 (27)4.6 本章小结 (29)5 FPGA下载测试 (30)5.1 FPGA下载简介 (30)5.2 测试结果与分析 (31)5.3 本章小结 (36)结论 (37)致谢 (38)参考文献 (39)1绪论1.1课题背景在工业生产和科学技术研究的各行业中，常常需要对各种数据进行采集，如液位、温度、压力、频率等信息的采集。
基于FPGA的高速数据采集系统设计与实现的开题报告
基于FPGA的高速数据采集系统设计与实现的开题报告一、选题背景与意义在现代工业领域，高速数据采集是必不可少的环节，对于某些应用场景，如医学图像、通信信号和自然界信号的采集等，必须保证采样率高、抗噪性强的特点。
面对如此巨大的数据采集挑战，传统基于PC机的采集系统已经难以满足实时性和高速性的要求，而基于FPGA的高速数据采集系统从其高速、高精度、低功耗、灵活可靠等诸多特点上来看，成为了实现高速数据采集的首选方案。
因此，本文将对基于FPGA的高速数据采集系统设计与实现开题进行研究。
二、研究内容本课题旨在通过对基于FPGA的高速数据采集系统设计与实现开题进行深入研究，侧重于以下几个方面：1. 基于FPGA芯片架构的深入研究，尤其是在高速、可靠、低功耗等方面的性能表现。
2. 研究采样率、信噪比、滤波器等方面在数据采集系统中的应用。
3. 设计高速数据采集控制系统，探究其在高速数据采集系统中的作用和设计原理。
4. 进行基于FPGA的高速数据采集系统硬件电路设计、软件编码及实现，并通过实验验证其性能。
三、研究方法本文采用计算机仿真分析和实验研究相结合的方法，首先通过软件工具对系统进行模拟，了解系统设计的基本原理和方法，然后进行硬件电路设计和软件编码，实现实际的高速数据采集系统，最后对实验结果进行分析和总结。
四、预期成果1. 实现一套基于FPGA的高速数据采集系统，该系统具有高速性、稳定性、可靠性、低功耗等优点。
2. 对该系统进行了性能测试，并分析系统在数据采集过程中的表现及优劣。
3. 从系统设计、电路设计、软件编写三个角度，对基于FPGA的高速数据采集系统设计与实现开题进行了研究，并提出了可供参考的经验和具体指导意见。
五、可能面临的问题及解决方案1. FPGA硬件电路设计难度大。
解决方案：参考多数学者的研究成果，针对不同应用，找出符合实际需要的电路设计。
2. 信号处理算法的开发。
解决方案：充分利用智能算法，设计高效低延迟的算法并进行实际验证。
基于FPGA和USB3.0的高速视频图像采集处理系统设计
摘要随着机器视觉的广泛应用，以及工业4.0和“中国制造2025”的提出，在数字图像的采集、传输、处理等领域也提出了越来越高的要求。
传统的基于ISA接口、PCI接口、串行和并行等接口的图像采集卡已经不能满足人们对于高分辨率、实时性的图像采集的需求了。
一种基于FPGA和USB3.0高速接口，进行实时高速图像采集传输的研究越来越成为国内外在高速图像采集研究领域的一个新的热点。
针对高速传输和实时传输这两点要求，通过采用FPGA作为核心控制芯片与USB3.0高速接口协调工作的架构，实现高帧率、高分辨率、实时性的高速图像的采集和传输，并由上位机进行可视化操作和数据的保存。
整体系统采用先硬件后软件的设计方式进行设计，并对系统各模块进行了测试和仿真验证。
通过在FPGA 内部实现滤波和边缘检测等图像预处理操作，验证了FPGA独特的并行数据处理方式在信号及图像处理方面的巨大优势。
在系统硬件设计部分，采用OV5640传感器作为采集前端，选用Altera的Cyclone IV E系列FPGA作为系统控制芯片，由DDR2存储芯片进行数据缓存，采用Cypress公司的USB3.0集成型USB3.0芯片作为数据高速接口，完成了各模块的电路设计和采集卡PCB实物制作。
系统软件设计，主要分为FPGA逻辑程序部分、USB3.0固件程序部分和上位机应用软件部分。
通过在FPGA上搭建“软核”的方式，由Qsys系统完成OV5640的配置和初始化工作。
由GPIF II接口完成FPGA和FX3之间的数据通路。
通过编写状态机完成Slave FIFO的时序控制，在Eclipse中完成USB3.0固件程序的设计和开发。
上位机采用VS2013软件通过MFC方式设计，从而完成整体图像采集数据通路，并在上位机中显示和保存。
整体设计实现预期要求，各模块功能正常，USB3.0传输速度稳定在320MB/s，通过上位机保存至PC机硬盘的图像分辨率大小为1920*1080，与传感器寄存器设置一致，采集卡图像采集帧率为30fps，滤波及边缘检测预处理符合要求，采集系统具有实际应用价值和研究意义。
基于FPGA的新型高速CCD图像数据采集系统
作 为 图 像 数 据 的 控 制 和 处 理 核 心 ， 过 采 用 高速 Ａ／ 异 步 ＦＦ Ｕ Ｒ 以 及 电 平 转 换 、 大 滤 波 、 通 Ｄ、 ＩＯ、 Ａ Ｔ 放 二 值 化 电 路 和 光 学 系 统 实 现 对 图 像 数 据 的 信 号 处 理 ， 运 用 Ｖ ｓ ａ Ｓｕ ｉ ＋ 和 Ｍｉｒｓｆ 公 司 的 基 本 类 并 ｉ ｌ ｔｄｏ Ｃ ＋ ｕ ｃｏｏｔ 库 ＭＦ 实现 对 采 集 数 据 的 显 示 、 图 、 输 控 制 等 。 利 用 搭 建 的 系统 平 台 实 现 对 物 体 尺 寸 的 测 量 ， Ｃ 绘 传 通
Ｕｅ ｓ Ｖｉ ａ ｔ ｄ ｏ ｓ ｌ ｕｉ ｕ Ｓ Ｃ ＋ ＋ ａ ｄ ｎ Ｍｉｒ ｓ ｆ Ｃｏ ａ ｙ Ｆ ｕ ｄ ｔ ｎ ｌ ｓ ＭＦ ｔ ａ ｈｅ ｅ ｈ ｄ ｓ ｌｙ ｃｏｏｔ ｍｐ ｎ ｏ ｎ ａ ｉ Ｃ ａ ｓ ｏ Ｃ ｏ ｃ ｉ ｖ ｔ ｅ ｉｐ ａ ．ｍａ ｐ ｎ ａ ｄ ｒ ｎ ｍｉｓｏ ｏ ｔ ｌ ｐ ｉｇ ｎ ｔ ｓ ｓ ｉｎ ｃ ｎ ｒ ａ ｏ
Ｗ ＥＩ Ｃｈ ｎ Ｗ ｅ ，ＹＵＡＮ Ｚｏ ｇ ａｇ ｉ ｎ Ｈｅ ｇ，ＺＨＡＮＧ Ｗ ｅ Ｔａ ｎ ｎ ｏ，Ｗ ＡＮＧ ｉ ｅ ，ＸＩ Ｐｅ Ｐ ｉ ＮＧ Ｄａ Ｙａ ｎ
（ ｅ ａ ｍ ｎ ｏ ｌｃ ｏ ｉ Ｅ ｇｎｅｉｇ ｕ ｉ Ｕ ｉ ｒ ｔ ｏ Ｅｅｔ ｎｃＴ ｃ ｎｌｇ，Ｇ ｉｎ ５ １０ ，Ｃ ｉａ Ｄ ｐ ｒ ｅ ｔ ｆＥｅｔ ｎｃ ｎｉｅｒ ，Ｇ ｉｎ ｎｖ ｓｙ ｆ ｌｃ ｏ ｉ ｅｈ ｏ ｙ ｕｌ ４ ０ ４ ｈｎ ） ｔ ｒ ｎ ｌ ｅ ｉ ｒ ｏ ｉ
一种基于FPGA的高速图像采集及显示电路设计
１ ９
一
种基于 Ｆ Ｇ Ｐ Ａ的高速图像采集及显示电路设计
Ｄｅ ｉ ｆ Ｈｉ —ｓ ｅ ｄ Ｖｉ ｏ Ａｃ ｕｓｔ ｎ Ａｎ Ｄｉｐ ａ ｒ ｕｔＢａ ｅ ｏ Ｐ ｓｇｎ ｏ ｇｈ— ｐ ｅ ｄｅ ｑ ｉｉｏ ｄ ｉ ｓ ｌｙ Ｃｉ ｉ ｃ ｓ ｄ ｎ Ｆ ＧＡ
选 用 的 接 收 芯 片是 ＤＳ ０ Ｒ ８ ， 最 高 数 据 传输 速 率 可 以达 到 ９ Ｃ ２ ６其
该 Ｆ Ｇ 进 行 配 置和 验 证 ， 试 表 明该 设 计 不仅 实现 了 图像 高 速 采 集和 显 示 ， 使 图像 清 晰 、 ＰＡ 测 且 系统 稳 定 可 靠 。
关 键 词 ：Ｐ Ｆ ＧＡ， Ｃｌ ＣＰ 总线 ， 图像 采 集
Ａｂ ｔａ ｔ ｓ ｒｃ
Ｔｈ ｓｉ ｕ ｅ Ｃａ Ｌｎ ｎｅｒａ ｅ ｎｄ ｅ ｄｅ ｇｎ ｓ ｄ ｍ ｉｋ ｉｔ ｆ ｃ ａ ＤＶＩ ｏ ｒ ａｌ ｅ ｉ －ｓ ｅｄ ｉ ａ ｑｕｓｔ ｄ ｔ ｅ ｉ ｈｇｈ ｐｅ ｖｄｅｏ ｃ ｉｉｏｎ ａｎ ｄｉｐｌｙ．ｈｉ ｚ ｉ ｓ ａ Ｔ ｓ ｐａｐ ｉｔｏｄｕ ｅｓ ｅｒ ｎｒ ｃ ｔ ｅ ｙ ｔｍ ｏｆ ｉ ａ ｑｕｉｉｏｎ ｎｄ ｈ ｓ ｓｅ ｖｄｅｏ ｃ ｓｔ ａ ｄｉｐｌｙ ａ ｄ ｉ ｓ ａ ｂ ｓｅ ｏｎ ＰＧＡ，ｈ ｗｓ ｏ Ｆ ｓ ｏ ｈ ｗ ｔ ｓ ｍ ｐｌ ｍ ｏ ｅ ｈｅ ａ ｅ ｄｕｌ ｂａ ｅｄ ｓ ｏｎ Ｃａｍ Ｌｎｋ ｎ ｅ ｃｅ ｉ ｉｔ ｄａ ａｎ ＤＶＩ ｓ ａ ｏ ｅ ｄ ｄｉｐｌｙ ｍ ｄｕｌ ｗｏｒ ｄ． ｄ ｄｅ Ａｎ ｂａ ｅｄ ｎ ｓ ｏ ＣＰ ｂｕ ，ｉ Ｃｌ ｓｈｇｈ－ ｅｅ ｉ ａ ｄａ ａ ｅｘ ｈ ｇｅ ｅｔ ｅ ｃ ｓｐ ｄ ｍ ｇｅ ｔ ｃ ａｎ ｂ ｗｅ ｎ ｏｍｐｕ ｅ ａｎ ｉ ｔｒ ｄ ｍａｇ ｅ ｃｉ ｕｉ ｗａ ｒ ａｉｅｄ． ＥＰ ３０ ７ ４ ＦＰ ｒ ｔ ｃ ｓ ｅｌ ｚ ２Ｓ Ｆ６ ２１ ＧＡ ｏ ｔ ｍ ｐ ｙ ｉ ｕ ｅ ｔ ｎ ｉ ｄ ｅｒｙ ｈ ｄｅ ｉ ． ｅ ｅｓ ｍａｎｆｓｅｓ ｈ ｆＡｌ Ｃｏ ａｎ ｓ ｓ ｄ ｏ ｃｏ ｆｇ ａｎ ｖ ｉ ｔｅ ｅｒ ｆ ｓｇｎＴｈ ｔ ｔ ｉ ｔ ｔｅ ｅ ｄｅ ｉ ｎ ｔｏｎｌ ｅａｉｅｄ ｉ ｓｇｎ ｏ ｙ ｒ ｌ ｚ ｈｇｈ—ｓ ｅｅ ｖｄｅｏ ａ ｐ ｄ ｉ ｃｑｕｓｔ ａ ｄ ｉｉｏｎ ｎ ｄｉｐｌｙ， ｔａｌｏ ｍ ａ ｄｅ ｅａ ，ｙ ｔｍ ｒ ｉ ｌ ｉ ｓ ａ ｂｕ ｓ ｄｅ ｖｉ ｏ ｃｌ ｒｓ ｓｅ ｅｌ ｅ ａｂ Ｋｅ ｗｏ ｄ ： Ｐ ｙ ｒ ｓ Ｆ ＧＡ． Ｃｌ ｓ， ｄｅ ａ ｑｕｉｉｏｎ ＣＰ ｂｕ ｖｉ ｏ ｃ ｓｔ ｉ
基于FPGA的高速图像采集／处理卡
图 ４处 理 前 图 ５处 理后
在 算 法 速 度 上 ， 软件 对 图 ４实 现 同 样 的 操 作 得 到 图 ５ 所 用 ， 卡 采 用 的是 一 款 ２ ｋ个 像 敏 单 元 ．转 移 频 率 为 １ １ Ｍ 的 Ｃ Ｄ Ｍ～ ０ Ｃ 芯 片 由于 图像 处 理 速 度 跟 Ｓ Ｒ Ｍ 存 储 器 的 存 取 速 度 不 一 定 需 时 间 大 约 １ ０ ． 由硬 件 几 乎 可 以做 到 实 时处 理 。可 见 。 Ｄ Ａ ０ ｍｓ 而 用 完 全 同步 ， 了保 证 数 据 的 可 靠 存 储 ， 两 者 之 间 增加 了先 人 先 硬 件 实 现 图像 处 理 的速 度 是 软 件 无 法 相 比的 。 由于 Ｃ Ｃ Ｎ 为 在 Ｙ Ｌ Ｅ Ｏ
强的要求。 同时， ＦＧ 在 Ｐ Ａ平用硬件描述语言实现了图 像的预处理算法， 相对于软件实现的预处理算法具有极大的速度优势，
简 化 了后 续 处 理 软 件 的 工作 量 ． 大大 提 高整 个 图像 处 理 系统 的速 度 和 效 率 。
基于FPGA的高速线阵CCD图像采集系统_任慧建
３．１ ＴＣＤ１２０９Ｄ 采样模块设计 ＴＣＤ１２０９Ｄ 的驱动时序如图２所示，由图 知，完成芯片
的驱动需要５路驱动脉冲，分别为：移位脉冲 φ１ 和 φ２，转移 脉冲 ＳＨ，复位脉冲 ＲＳ，钳位脉冲 ＣＰ［５］，各路脉冲必须严格 满 足 时 序 要 求 。 每 帧 输 出 信 号 首 先 是 ３２ 个 哑 元 像 素 信 号 ，
１ 引 言
ＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）是 一 种 可 以 把 图 像 信 息 直 接 转 换 成 电 信 号 的 光 电 转 换 图 像 传 感 器 ，在 图 像 传 感 、景 物 识别以及非接触测量等领域都得到了 广 泛 应 用 。 ［１］ 而 且 它 对 于 成 像 系 统 的 小 型 化 ，轻 量 化 ，提 高 分 辨 率 等 方 面 起 着 至 关重要的作用［２］。ＣＣＤ 驱 动 电 路 的 设 计 有 很 多 方 法，以 往 通 常 采 用 数 字 电 路 驱 动 法 实 现 ，该 方 法 调 试 复 杂 ，灵 活 性 较 差。随着大规模可 编 程 逻 辑 器 件 的 发 展，ＦＰＧＡ 驱 动 法 成 为了设计 ＣＣＤ 驱动电路的研究热点 。 ［３－４］
图 １ 系 统 总 结 结 构
收 稿 日 期 ：２０１４－０４
· ３３ ·
第 ３７ 卷
电 子 测 量 技 术
首先通过 代 码控 制 ＦＰＧＡ 输出 与 ＣＣＤ 芯片 时序要 求 相对应 的 驱 动 信 号 对 ＣＣＤ 进 行 驱 动，ＣＣＤ 输 出 信 号 经 过 电容滤波后送入 ＡＤ９９４５进行相关 双 采样 与 Ａ／Ｄ 转换，之 后将获得的数字信 号 放 入 ＦＰＧＡ 的 ＦＩＦＯ 数 据 缓 存 器，再 经过以太网传至上位机。
基于FPGA的数据采集与处理技术的研究
基于FPGA的数据采集与处理技术的研究一、本文概述随着信息技术的快速发展，数据采集与处理技术已经成为现代社会中不可或缺的一环。
在众多的实现方式中，基于FPGA（Field-Programmable Gate Array，现场可编程门阵列）的数据采集与处理技术凭借其高性能、高并行度、低功耗等优点，受到了广泛关注。
本文旨在对基于FPGA的数据采集与处理技术进行深入研究，探讨其基本原理、实现方法以及应用前景。
本文首先介绍了FPGA的基本概念和特点，阐述了基于FPGA的数据采集与处理的基本原理和优势。
接着，文章详细分析了FPGA在数据采集与处理中的关键技术，包括ADC（模数转换器）接口设计、数据处理算法优化、高速数据传输等。
在此基础上，文章还探讨了FPGA在不同应用场景下的数据采集与处理实现方法，如工业控制、信号处理、医疗诊断等。
本文还关注FPGA技术的发展趋势和未来挑战，如新型FPGA架构、可编程逻辑与硬件加速的融合、以及面向等复杂应用的优化等。
文章总结了基于FPGA的数据采集与处理技术的当前研究现状，并对未来的发展方向和应用前景进行了展望。
通过本文的研究，期望能够为读者提供一个全面、深入的了解基于FPGA的数据采集与处理技术的窗口，为推动该领域的发展提供有益参考。
二、FPGA技术基础现场可编程门阵列（Field-Programmable Gate Array，FPGA）是一种灵活的半导体设备，它允许用户在生产后进行配置以执行特定的逻辑功能。
与传统的ASIC（Application-Specific Integrated Circuit）不同，FPGA不需要复杂的定制设计流程，而是通过编程方式实现硬件设计。
这使得FPGA成为快速原型设计、系统验证以及灵活的数字系统设计的理想选择。
FPGA的基本结构由三种主要元素构成：可编程逻辑块（Programmable Logic Blocks, PLBs）、可编程输入/输出块（ProgrammableInput/Output Blocks, PIOBs）以及可编程内部连线（Programmable Interconnects, PIs）。
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FPGA在高速图像采集中的应用研究
摘要：在高速图像数据采集中，需要对扫描的图像数据进行JPEG 压缩，在设计高速、大规模的电路时，利用硬件描述语言编程并下载到FPGA芯片上被广泛应用，文章就FPGA在高速图像采集中的应用做了简要分析探究。
关键词：FPGA 高速图像采集方案设计
1引言
在高速图像数据采集中，需要对扫描的图像数据进行压缩，即JPEG压缩。
JPEG压缩过程主要包含二维离散余弦变换，量化和熵编码。
作为JPEG压缩编码的核心部分，离散余弦变换（Discrete Cosine Transform,DCT）是一种频域变换，是大多数当今图像和视频编码标准的核心，包括JPEG,H.264,H.263+,MPEG-1,MPEG-2和MPEG-4.当前作为一种变换编码器，广泛地应用于静态与动态图像和视频压缩中。
在设计高速、大规模的电路时，利用硬件描述语言编程并下载到FPGA芯片上已经成为一种潮流，现场可编程逻辑阵列（Field Programmable Gate Array,FPGA）是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的。
FPGA器件几乎可以实现所有的数字电路的功能。
目前，器件集成度已经高达数百万门数量级，工作频率高达300MHz,以上。
相比ASIC与DSP，FPGA以其成本、灵活性和
速度方面的综合优势，在通信、教育、数据处理、网络、仪器、工业控制、军事和航天航空等众多领域得到了广泛应用。
2 基本方法
以8个点的给定序列为例说明，二维DCT变换公式如下：
K=1/2 K=0
定义如图1 所示模块. 经过运算简化，整个一维DCT流程可以由图2表示
为提高电路的处理速度，在DCT?的设计中采用流水线技术对，如果在相邻寄存器间存在大规模组合电路，会造成信号在两寄存器间传输延时加大，从而限制了系统的最高时钟频率. 流水线技术在庞大的组合电路中插入寄存器，将电路分割成多级，降低了相邻寄存器间的传输时延，从而带来整个电路时钟频率的提高，对于二维DCT变换，通常采用行列式分解的方法来降低计算的复杂度，由二维变换转换为一维变换，通过两次一维DCT来实现二维DCT，降低数据量运算量的同时也降低了算法实现的难度。
本文在数据流图算法基础上，采用一种改进的基于流水线结构实现二维DCT。
3方案设计
输入数据先做一维DCT行变换，通过转置矩阵存储行变换的结果再做列变换得到二维DCT变换得到二维DCT变换结果。
该二维
DCT输入数据为8*8矩阵，每个像素点均为8比特无符号数，输出结果数值为13比特，最高位为符号位，其余为数值位。
整个模块实现二维DCT运算过程的时钟间隔（latency）为163个时钟周期。
转置矩阵RAM的实现采用一块8*8RAM，行变换的结果通过列的方式写入数据，再以行的方式读出数据，实现方式通过地址产生器来完成RAM的读写操作。
由此二维DCT问题转变为一维DCT实现。
一维DCT的实现数据流图如图2所示。
X+模块表示两输入数据做加法和减法运算，上输出代表和，下输出代表差。
模块运算由碟形运算转换而来，其架构如图3所示，其中a=sint,b=cost,C4表示cost/4.该数据流图算法的实现一次DCT变换需要27次加法运算和13次乘法运算,相比直接运算的64 次乘法运算已大大减少. 因为乘法器占用的资源远多于加法器所占用资源，因此这种优化算法可大大减少资源占用量.
4 FPGA仿真验证和结论
设计采用Altera公司CycloneII系列的EP2FPGA进行硬件验证。
完成一次二维DCT计算需消耗157个时钟，最高时钟频率可达128MHz，满足图像实时处理的要求。
该实现以其较高的时钟频率和较小的芯片资源占用率，可作为IP核应用于对实时性要求较高的视频和图像处理系统中。
作为JPEG压缩编码的核心部分，非常适于高速扫描仪系统中。
5 结语
随着图像处理技术的不断发展,相应的诞生出了更多的图像处理系统。
但是，一般情况下，图像处理工作都是用软件来完成的。
以高性能FPGA作为核心的高速图像采集处理卡,更好的满足了大多数图像处理系统中数据量大,实时性强的要求。
同时,在FPGA中用硬件描述语言实现了图像的预处理算法,减少了后续处理软件的工作时间,大大提高整个图像处理系统的运行速度和处理效率。
FPGA在成本、灵活性和速度方面都具有较大的优势，在通信、教育、数据处理、网络、仪器、工业控制、军事和航天航空等众多领域得到了越来越广泛的应用。
参考文献
【1】[美]迈耶-贝思. 数字信号处理的FPGA 实现[M].刘凌译. 北京：清华大学出版社,2006
【2】[美] 凯夏博·帕里数字信号处理设计与实现.陈弘毅译, 北京：机械工业出版社,2004。