xilinx FPGA SelectIO模块资料
Xilinx-FPGA配置的一些细节
Xilinx-FPGA配置的一些细节Xilinx FPGA配置的一些细节2010年07月03日星期六 14:260 参考资料(1) Xilinx: Development System Reference Guide. dev.pdf, v10.1在Xilinx的doc目录下有。
(2) Xilinx: Virtex FPGA Series Configuration and Readback. XAPP138 (v2.8) March 11, 2005在Xilinx网站上有，链接/bvdocs/appnotes/xap p138.pdf(3)Xilinx: Using a Microprocessor to Configure Xilinx FPGAs via Slave Serial or SelectMAP Mode.XAPP502 (v1.5) December 3, 2007在Xilinx网站上有，链接/bvdocs/appnotes/xap p502.pdf注：此外xapp139和xapp151也是和配置相关的。
(4)Xilinx: Virtex-4 Configuration Guide. UG071 (v1.5) January 12, 2007(5) Tell me about the .BIT file format.链接：/FAQ_Pages/0026_Tell_me_about_bit_files.htm1 Xilinx配置过程主要讲一下Startup Sequence。
Startup Sequence由8个状态组成.除了7是固定的之外，其它几个的顺序是用户可设置的，而且Wait for DCM和DCI是可选的。
其中默认顺序如下：这些在ISE生成bit文件时通过属性页设定。
这几个状态的具体含义如下：Release_DONE : DONE信号变高GWE : 使能CLB和IOB，FPGA的RAMs和FFs可以改变状态GTS : 激活用户IO，之前都是高阻。
xilinxFPGASelectIO模块
5.1.6 SelectIO模块Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。
图5-24 I/O 片结构图本小节就以下几个方面介绍Virtex-6 的SelectIO 资源。
(1) SelectIO 的电气特性。
(2) SelectIO 的逻辑资源——ILOGIC 资源和OLOGIC 资源。
(3) SelectIO 的高级逻辑资源——ISERDES 资源、OSERDES 资源和Bitslip。
一、SelectIO IO 的电气特性所有的Virtex-6 FPGA 有高性能的可配置SelectIO 驱动器与接收器，支持非常广泛的接口标准。
强大的功能SelectIO 包括输出强度和斜率的可编程控制以及使用数控阻抗（DCI）的片上终端。
IOB 包含输入、输出和三态SelectIO 驱动器。
支持单端I/O 标准（LVCMOS、HSTL、SSTL）和差分I/O 标准（LVDS、HT、LVPECL、BLVDS、差分HSTL 和SSTL）。
注意：差分输入和VREF 相关输入由VCCAUX 供电。
IOB、引脚及部逻辑的连接如图5-25 所示。
图5-25 IOB、引脚及部逻辑连接图IOB 直接连接ILOGIC/OLOGIC 对，该逻辑对包含输入和输出逻辑资源，可实现数据和三态控制。
ILOGIC和OLOGIC可分别配置为ISERDES和OSERDES。
Xilinx软件库提供了大量与I/O相关的原语，在例化这些原语时，可以指定I/O标准。
与单端I/O相关的原语包括IBUF（输入缓冲器）、IBUFG（时钟输入缓冲器）、OBUF（输出缓冲器）、OBUFT（三态输出缓冲器）和IOBUF（输入/输出缓冲器）。
与差分I/O相关的原语包括IBUFDS（输入缓冲器）、IBUFGDS （时钟输入缓冲器）、OBUFDS（输出缓冲器）、OBUFTDS（三态输出缓冲器）、IOBUFDS（输入/输出缓冲器）、IBUFDS_DIFF_OUT（输入缓冲器）和IOBUFDS_DIFF_OUT（输入/输出缓冲器）。
xilinx的select io用法 -回复
xilinx的select io用法-回复Xilinx的SelectIO用法是FPGA设计中的一个重要部分，用于实现输入输出（IO）功能。
SelectIO引脚提供了可配置和高性能的输入输出资源，能够适应不同类型的信号和电平标准。
本文将逐步讨论Xilinx的SelectIO 用法，包括SelectIO的架构、配置和应用。
一、SelectIO架构Xilinx的SelectIO架构基于IOB（Input Output Buffer）单元，提供了许多可编程的特性，可以灵活地适应不同的应用需求。
它包括四个主要组件：1. 输入寄存器（Input Register）：用于接收外部信号，并对其进行缓存和同步。
输入寄存器可以配置为寄存器模式或者旁路模式。
2. 输出寄存器（Output Register）：用于发送数据到外部设备。
输出寄存器可以配置为输出驱动模式或者旁路模式。
3. 引脚锁定（Pin Locking）：用于锁定引脚的配置。
一旦引脚被锁定，就无法再修改其配置。
4. 引脚复用（Pin Muxing）：用于将不同的功能分配给IO引脚。
每个IO 引脚可以配置为多个不同的功能，如输入、输出、双向、全局时钟等。
二、SelectIO配置1. 使用IP核：Xilinx提供了一系列IP核，用于简化SelectIO的配置和使用。
可以使用工具进行图形化配置，设置不同的参数和功能选项，并生成对应的Verilog/VHDL代码。
2. 使用XDC文件：Xilinx设计约束（XDC）文件可以用于指定SelectIO 的配置参数。
可以通过XDC文件中的约束语法来设置输入输出模式、电平标准、时钟频率等。
然后，使用综合工具和实现工具来将XDC文件中的约束映射到具体的FPGA设计中。
3. 使用Vivado工具：Xilinx的Vivado设计套件提供了强大的SelectIO 配置和验证工具。
在Vivado中，可以通过图形界面或命令行工具来配置SelectIO引脚的功能，包括输入输出模式、电平标准、时钟约束等。
fpga芯片 指令集
FPGA芯片指令集
FPGA（Field Programmable Gate Array）是一种可编程逻辑门阵列，其指令集可以根据需要进行配置。
FPGA的指令集通常包括以下几种指令：
配置指令：用于配置FPGA的内部逻辑模块、I/O模块等。
这些指令通常在FPGA上电或重新配置时执行一次。
逻辑操作指令：用于实现逻辑运算，如与、或、非等操作。
这些指令可以用于组合逻辑电路的设计。
控制指令：用于控制FPGA内部模块的时序和状态。
例如，使能信号、时钟信号等。
内存操作指令：用于对FPGA内部的RAM、FIFO等存储器进行读写操作。
I/O操作指令：用于配置FPGA的输入输出引脚，设置其电平和方向等。
这些指令集的具体实现和语法规则取决于具体的FPGA芯片和开发工具。
不同的FPGA厂商和开发工具可能具有不同的指令集和语法规则，因此在实际应用中需要根据具体的硬件和开发环境进行选择和使用。
XilinxFPGA介绍
目前FPGA芯片仍是基于查找表技术的，但其概念和性能已经远远超出查找表技术的限制，并且整合了常用功能的硬核模块（如块RAM、时钟管理和DSP）。
图1-1所示为Xilinx公司FPGA的内部结构示意图（由于不同系列的应用场合不同，所以内部结构会有一定的调整），从中可以看出FPGA芯片主要由 6部分组成：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。
图1-1 FPGA芯片的内部结构每个模块的功能如下：1．可编程输入输出单元（IOB）可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，提供输入缓冲、输出驱动、接口电平转换、阻抗匹配以及延迟控制等功能，其一般示意结构如图1-2所示。
FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。
通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。
目前，I/O口的频率也越来越高，一些高端的FPGA 通过DDR寄存器技术可以支持高达2Gbps的数据速率。
外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。
当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（Hold Time）的要求可以降低，通常默认为0。
为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。
只有相同电气标准的端口才能连接在一起，VCCO 电压相同是接口标准的基本条件。
2．可配置逻辑块（CLB）CLB是FPGA内的基本逻辑单元。
CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。
xilinxfpga引脚功能详细介绍
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank 号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。
在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。
配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为用户I/O口。
AWAKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。
除非SUSPEND模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。
Xilinx FPGA 引脚功能详细介绍
ＸｉlinｘFＰＧＡ引脚功能详细介绍注：技术交流用,希望对大家有所帮助。
ＩO_LXXＹ_＃用户IO引脚ＸＸ代表某个Bank内唯一得一对引脚，Y=[P|N］代表对上升沿还就是下降沿敏感，＃代表banｋ号2.IO_LXXY＿ZＺZ_＃多功能引脚ＺZZ代表在用户IO得基本上添加一个或多个以下功能。
Dn:I/Ｏ（在ｒeadbａck期间)，在selectMAP或者BPI模式下,D［1５:0]配置为数据口。
在从SelecｔMAP读反馈期间，如果RDWR_B=１，则这些引脚变成输出口。
配置完成后,这些引脚又作为普通用户引脚.Ｄ0_DIN_ＭISO_MＩSO1:Ｉ，在并口模式（SelｅｃtMAP/ＢPI)下，D0就是数据得最低位,在Bit—seｒial模式下，DIＮ就是信号数据得输入;在SPI模式下,MISO就是主输入或者从输出；在SPI*2或者ＳPI＊4模式下,MＩSO１就是ＳPＩ总线得第二位。
D1_MISO２,D2_MISＯ3:Ｉ，在并口模式下，D1与D2就是数据总线得低位;在ＳPI＊4模式下，MISO2与MISO3就是SPI总线得MSBs.Aｎ:O，A［2５:0]为BＰＩ模式得地址位。
配置完成后,变为用户I/Ｏ口。
ＡWAKE:Ｏ,电源保存挂起模式得状态输出引脚。
SUＳPＥND就是一个专用引脚,ＡW A ＫE就是一个多功能引脚。
除非SUSPEND模式被使能，AW AKＥ被用作用户I／O。
ＭOＳＩ_CSI_B_MIＳO0:I/O,在SPI模式下,主输出或者从输入;在SeｌectMAP模式下，ＣＳI_B就是一个低电平有效得片选信号；在SPI＊2或者ＳPＩ*4得模式下,MＩSO０就是SＰＩ总线得第一位数据。
FCS_B:O,BPI flash 得片选信号.FOＥ_B：O,ＢPI flash得输出使能信号FWＥ＿B：O，BPＩｆlａsh 得写使用信号LDC：O,BPＩ模式配置期间为低电平HDC:Ｏ,ＢPI模式配置期间为高电平CSO_Ｂ:O,在并口模式下，工具链片选信号。
Xilinx FPGA 引脚功能详细介绍
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚XX代表某个Bank唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank 号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。
在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。
配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为用户I/O口。
AW AKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND是一个专用引脚，AWAKE 是一个多功能引脚。
除非SUSPEND模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。
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5.1.6 SelectIO模块Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。
图5-24 I/O 片结构图本小节就以下几个方面介绍Virtex-6 的SelectIO 资源。
(1) SelectIO 的电气特性。
(2) SelectIO 的逻辑资源——ILOGIC 资源和OLOGIC 资源。
(3) SelectIO 的高级逻辑资源——ISERDES 资源、OSERDES 资源和Bitslip。
一、SelectIO IO 的电气特性所有的Virtex-6 FPGA 有高性能的可配置SelectIO 驱动器与接收器，支持非常广泛的接口标准。
强大的功能SelectIO 包括输出强度和斜率的可编程控制以及使用数控阻抗（DCI）的片上终端。
IOB 包含输入、输出和三态SelectIO 驱动器。
支持单端I/O 标准（LVCMOS、HSTL、SSTL）和差分I/O 标准（LVDS、HT、LVPECL、BLVDS、差分HSTL 和SSTL）。
注意：差分输入和VREF 相关输入由VCCAUX 供电。
IOB、引脚及内部逻辑的连接如图5-25 所示。
图5-25 IOB、引脚及内部逻辑连接图IOB 直接连接ILOGIC/OLOGIC 对，该逻辑对包含输入和输出逻辑资源，可实现数据和三态控制。
ILOGIC和OLOGIC可分别配置为ISERDES和OSERDES。
Xilinx软件库提供了大量与I/O相关的原语，在例化这些原语时，可以指定I/O标准。
与单端I/O相关的原语包括IBUF（输入缓冲器）、IBUFG（时钟输入缓冲器）、OBUF（输出缓冲器）、OBUFT（三态输出缓冲器）和IOBUF（输入/输出缓冲器）。
与差分I/O相关的原语包括IBUFDS（输入缓冲器）、IBUFGDS （时钟输入缓冲器）、OBUFDS（输出缓冲器）、OBUFTDS（三态输出缓冲器）、IOBUFDS（输入/输出缓冲器）、IBUFDS_DIFF_OUT（输入缓冲器）和IOBUFDS_DIFF_OUT（输入/输出缓冲器）。
二、SelectIO的逻辑资源SelectIO的逻辑资源主要是指ILOGIC和OLOGIC资源，它们完成了FPGA引脚到内部逻辑的连接功能，包括组合输入/输出、三态输出控制、寄存器输入/输出、寄存器三态输出控制、DDR输入/输出、DDR输出三态控制、IODELAYE1高分辨率可调整延迟单元及其控制模块。
下面简要介绍ILOGIC和OLOGIC功能。
(1) ILOGIC。
图5-26 ILOGIC内部逻辑ILOGIC的内部逻辑如图5-26所示，可以实现的操作包括：异步/组合逻辑、DDR 模式（OPPOSITE_EDGE、SAME_EDGE或SAME_EDGE_PIPELINED）、电平敏感型锁存器和边沿触发D型触发器。
∙异步/组合逻辑。
用来创建输入驱动器与FPGA内部资源之间的直接连接。
当输入数据与FPGA 内部逻辑之间存在直接（非寄存）连接，或者当“将I/O寄存器/锁存器合并到IOB 中”的设置为OFF时，此通路被自动使用。
∙输入DDR（IDDR）。
Virtex-6器件的ILOGIC中有专用寄存器来实现输入双倍数据速率（DDR）。
可以通过例化IDDR的原语来使用此功能。
IDDR只有一个时钟输入，下降沿数据由输入时钟的反相版本（在ILOGIC内完成反相）进行时钟控制。
所有输入I/O 模块的时钟均为完全多路复用，即ILOGIC或OLOGIC模块之间不共用时钟。
IDDR支持以下三种操作模式：OPPOSITE_EDGE模式、SAME_EDGE模式和SAME_EDGE_PIPELINED模式。
SAME_EDGE和SAME_EDGE_PIPELINED与Virtex-5一样。
这些模式允许设计人员在ILOGIC模块内部将下降沿数据转移到上升沿时钟域，以节省CLB和时钟资源并提高性能。
这些模式是用DDR_CLK_EDGE属性实现的。
各模式下时序图请参考图5-27、图5-28和图5-29。
图5-27 OPPOSITE_EDGE模式下的输入双倍数据速率图5-28 SAME_EDGE模式下的输入双倍数据速率图5-29 SAME_EDGE_PIPELINED模式下的输入双倍数据速率可编程绝对延迟单元IODELAYE1。
每个I/O模块包含一个可编程绝对延迟单元，称为IODELAYE1。
IODELAYE1可以连接到ILOGIC/ISERDES或OLOGIC/OSERDES模块，也可同时连接到这两个模块。
IODELAYE1是具有32个tap的环绕延迟单元，具有标定的tap分辨率。
请参考附带光盘中的《Virtex-6 IO用户手册》。
IODELAYE1可用于组合输入通路、寄存输入通路、组合输出通路或寄存输出通路，还可以在内部资源中直接使用。
IODELAYE1允许各输入信号有独立的延迟。
通过在《Virtex-6用户手册》中规定的范围内选择IDELAYCTRL参考时钟，可以改变tap延迟分辨率。
IODELAYE1资源可用作IDELAY、ODELAY或组合延迟。
.IDELAYE1允许各输入信号有独立的延迟。
延迟单元可以被校验到一个绝对延时固定值(TIDELAYRESOLUTION)，这个值不随工艺，电压和温度的变化而改变。
IODELAYE1有四种操作模式：分别是零保持时间延迟模式（IDELAY_TYPE=DEFAULT）、固定延迟模式（IDELAY_TYPE=FIXED）、可变延迟模式（IDELAY_TYPE=VARIABLE）和可装载的可变延时模式（IDELAY_TYPE=VAR_LOADABLE）。
零保持时间延迟模式允许向后兼容，以使用Virtex-5器件中的零保持时间延迟功能的设计，在这种模式下使用时，不需要例化IDELAYCTRL的原语。
在固定延迟模式，延迟值由属性IDELAY_VALUE确定的tap数决定，此值配置后不可更改，此模式必须例化IDELAYCTRL的原语。
在可变延迟模式，配置后通过控制信号CE和INC来改变延迟值，此模式必须例化IDELAYCTRL的原语。
在可装载的可变延时模式下，IDELAY TAP可以通过FPGA逻辑相连的5位CNTVALUEIN<4:0>装载。
当配置为此模式时，也必须例化IDELAYCTRL原语。
∙IDELAYCTRL延时控制模块。
当IDELAYE1或ISERDES的原语中的IOBDELAY_TYPE属性设置为FIXED、VARIABLE或者VAR_LOADABLE时，都必须例化IDELAYCTRL。
IDELAYCTRL模块连续校验IODELAYE1的延时环节，以减少工艺、电压和温度的影响。
(2) OLOGIC资源。
OLOGIC由两个主要模块组成，分别是输出数据通路和三态控制通路。
这两个模块具有共同的时钟（CLK），但具有不同的使能信号OCE和TCE。
输出通路和三态通路可独立配置为边沿触发的D型触发器、电平敏感锁存器、异步/组合逻辑或者DDR模式。
∙组合数据输出和三态控制路径。
组合输出通路用来实现从FPGA内部逻辑到输出驱动器或输出驱动器控制端的直接连接。
当FPGA的内部逻辑与输出数据或三态控制之间存在直接（不寄存）连接，或者当“将I/O寄存器/锁存器合并到IOB中”的设置为OFF时，此路径被使用。
∙输出DDR（ODDR）。
Virtex-6器件的OLOGIC中具有专用寄存器，用来实现DDR功能。
要使用此功能，只需要例化ODDR。
ODDR只有一个时钟输入，下降沿数据由输入时钟的反相时钟控制。
ODDR支持两种操作模式：OPPOSITE_EDGE模式和SAME_EDGE模式。
SAME_EDGE模式允许在ODDR时钟的上升沿将两个数据送至ODDR，以节省CLB和时钟资源并提高性能。
OPPOSITE_EDGE模式使用时钟的两个沿以两倍吞吐量从FPGA内部采集数据，两个输出都送至IOB 的数据输入或三态控制输入。
图5-30所示为使用OPPPOSITE_EDGE模式时输出DDR的时序图。
图5-31所示为使用SAME_EDGE模式时输出DDR的时序图。
图5-30 OPPPOSITE_EDGE模式时输出DDR图5-31 SAME_EDGE模式时输出DDR输出ODDR可以将时钟的一个副本传送到输出。
将ODDR原语的D1固定为High，D2固定为Low，时钟与数据ODDR的时钟一样。
这个方案可以确保输出数据与输出时钟延时的一致性。
三、SelectIO的高级特性除了SelectIO的电器特性和专用于收发SDR或DDR数据的寄存器结构之外，Virtex-6还提供了更高级的逻辑特性。
其中包含串并转换器ISERDES、并串转换器OSERDES和Bitslip。
(1) ISERDES。
Virtex-6 ISERDES是专用的串并转换器，具有专门实现高速源同步应用的时钟控制与逻辑功能。
图5-32为ISERDES的结构图，其中包括串并转换器（ISERDES）、Bitslip子模块，以及对选通存储器接口的支持，如网络接口、DDR3接口和QDR接口。
图5-32 ISERDES结构图输入串并转换器。
ISERDES解串器可以实现高速数据传输，不要求FPGA内部资源与输入数据频率匹配。
此转换器支持SDR和DDR。
在SDR模式下，串并转换器可以实现2、3、4、5、6、7或8bit宽的并行字。
在DDR模式下，串并转换器可以实现4、6、8或10位宽的并行字。
ISERDES的原语ISERDES1如图5-33所示。
图5-33 ISERDES的原语ISERDES1Bitslip模块。
Virtex-6器件中的所有ISERDES模块都包含一个Bitslip子模块。
这个子模块可在源同步网络型应用中实现字对齐。
Bitslip对ISERDES模块中的并行数据重新排序，以便将解串器所接收重复串行模式的每种组合都送至FPGA内部逻辑。
这种重复串行模式通常称为培训模式（许多网络和电信标准都支持培训模式）。
Bitslip操作通过将ISERDES模块的Bitslip引脚置为有效，可以在并行侧对输入串行数据流重新排序。
此操作重复进行，直到找到训练模型。
图5-34 中所示为SDR 和DDR 模式下Bitslip 操作的效果。
为了便于说明，采用了八位数据宽度。
Bitslip 操作与CLKDIV 同步。
在SDR 模式下，每次Bitslip 操作使输出模式左移一位。
在DDR 模式下，每次Bitslip操作使输出模式在右移一位和左移三位之间交替变化。
在此示例中，输出模式在第八次Bitslip 操作时还原到初始模式。
这里假定串行数据是八位重复模式。
图5-34 Bitslip 操作使用Bitslip 子模块的指导原则如下。