用VHDL语言进行集成
第四讲VHDL语言基础知识
关键词 VHDL 实体 逻辑功能
此两处必须同名
逻辑行为描述
1、实体
格式
ENTITY 实体名 IS [GENERIC ( 类属表 );] [PORT ( 端口表 );] END 实体名;
说明
实体说明所设计的逻辑电路的输入、输 出信号及其特性（输入(in)输出(out)、双向 (inout)、buffer）
•文件（FILES）是传输大量数据的客体，包含一些专门数据 类型的数值。
对象说明的一般格式是： <对象类型> < 标识符表>：<子类型说明> <信号种类>： =<表达式>; 说明 标识符 <子类型说明>是类型名或类型名加限制条件 <信号种类>为BUS或REGISTER，该项为任选项 ：=<表达式>为对象赋初值
IS
一个包集合由包集合标题和包集合体两 大部分组成。 包集合体是一个可选项。
5、库
格式
LIBRARY 库名； USE 库名. 程序包名. All；
USE语句的使用有两种常用格式： USE 库名.程序包名.项目名 ； USE 库名.程序包名.ALL ；
VHDL库的种类
• IEEE库：IEEE标准库, 是按IEEE组织制定的 工业标准进行编写的， 是内容丰富的资源库 使用需声明 • •STD_LOGIC_1164 程序包 •STD_LOGIC_ARITH 程序包 •STD_LOGIC_UNSIGNED 程序包
STD库：VHDL标准库，STANDARD和 TEXTIO程序包即收入在STD库中 使用无需声明
VHDL库的种类
• • •
ASIC库：EDA厂商提供库 使用需声明 WORK库：现行作业库，当前工作目录的所有设计 使用无需声明 USER库：用户自定义库 使用需声明
采用VHDL实现有线电视机顶盒数据格式转换的设计方案
采用VHDL实现有线电视机顶盒数据格式转换的设计方案VHDL是随着可编辑逻辑器件（PLD）的发展而发展起来的一种硬件描述语言。
它是1980年美国国防部VHSIC（超高速集成电路）计划的一部分，并于1986年和1987年分别成为美国国防部和IEEE的工业标准。
作为一种硬件设计时采用的标准语言，VHDL具有极强的描述能力，能支持系统行为级、寄存器传输级和门级三个不同层次的设计，这样设计师将在TOP－DOWN设计的全过程中均可方便地使用同一种语言。
而且，VHDL设计是一种“概念驱动式”的高层设计技术，设计人员毋需通过门级原理图描述电路，而是针对目标进行功能描述，由于摆脱了电路细节的束缚，设计人员可以专心于设计方案和构思上，因此设计工作省时省力，加快了设计周期，并且工艺转换变得轻松。
VHDL 设计技术对可编程专用集成电路（ASIC）的发展起着极为重要的作用。
自从微软提出“维纳斯”计划后，机顶盒便成为信息产业追逐的主要目标，也是信息家电中的主流产品。
各国都在加紧对机顶盒的开发，我国也提出了相应的“女娲”计划，全国许多科研单位与生产厂家都在进行这方面的研究。
由于我国有线电视资源丰富，市场前景很大，因而对有线电视机顶盒的研究也就格外引人注目。
然而，由于我国还未完全开展数字电视业务，因而在机顶盒的调试过程中，要找到合适的信号源是很不容易的，不得不采用通过计算机输出标准视频码流的方式来实现。
可大多数计算机EISA总线并行输出的数据速率都难以满足实际工作的需要。
虽然EISA总线可以一次输出16位并行数据，但这对于一次只能处理8位并行数据的器件来说，仍需要一个转换过程。
本文介绍了一种数据格式转换的设计方案。
该方案采用VHDL对一块CPLD芯片进行编程，使其实现从16位并行数据到8位并行数据的转换，并将EISA口的数据输出速率提高一倍，达到信源要求。
1 VHDL的特点VHDL是一种面向设计的、多层次、多领域且得一致认同的、标准的硬件描述语言。
基于vhdl的vivado使用流程
基于VHDL的Vivado使用流程1. 简介在数字电路设计中，VHDL（VHSIC Hardware Description Language）是一种常用的硬件描述语言。
而Vivado是Xilinx公司推出的一款集成化设计环境，用于FPGA（Field-Programmable Gate Array）设计和验证。
本文将介绍基于VHDL的Vivado使用流程。
2. 准备工作在开始使用Vivado之前，需要进行以下准备工作：•安装Vivado软件：进入Xilinx官方网站，下载并安装最新版本的Vivado软件。
•确定目标FPGA设备：选择合适的FPGA芯片作为目标设备，并了解其技术规格和功能。
•编写VHDL代码：使用VHDL语言编写需要实现的功能代码。
3. 创建新项目完成准备工作后，可以开始创建新的Vivado项目。
按照以下步骤进行：1.启动Vivado软件，选择“Create New Project”选项。
2.在弹出的对话框中，指定项目名称和保存路径。
3.选择目标FPGA设备，并指定时钟频率、IO标准等参数。
4.选择VHDL作为设计源文件语言。
5.添加设计源文件：将之前编写好的VHDL代码文件添加到项目中。
6.完成项目创建，进入Vivado集成化设计环境。
4. 添加约束文件在Vivado中，约束文件是用于指定设计中信号的时钟频率、引脚约束、时序要求等重要信息的文件。
要将约束文件添加到项目中，请按照以下步骤进行：1.在Vivado界面的左侧面板中，打开“Sources”选项卡。
2.右键单击“Constraints”文件夹，并选择“Add Sources”。
3.在弹出的对话框中，选择约束文件并添加到项目中。
4.在Vivado界面的左侧面板中，打开“Constraints”选项卡，确认约束文件已成功添加。
5. 进行综合和实现在Vivado中，综合是将HDL（硬件描述语言）代码和约束文件结合起来，生成逻辑网表的过程。
VHDL语言教程
VHDL语言教程VHDL是一种硬件描述语言，用于描述数字电路和系统，并进行硬件的设计和仿真。
它被广泛应用于数字电路设计、嵌入式系统开发和可编程逻辑控制器等领域。
本教程将介绍VHDL语言的基本概念和语法，帮助您了解和学习这门强大的硬件描述语言。
一、VHDL概述VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写，意为高速集成电路硬件描述语言。
它是一种硬件描述语言，用于描述数字电路和系统。
与传统的电路设计方法相比，使用VHDL可以更加方便、高效地进行电路设计和测试。
1.VHDL的起源和发展VHDL最早由美国国防部为了解决数字电路设计复杂、效率低下的问题而研发。
后来，VHDL成为了一种IEEE标准（IEEE1076）并被广泛应用于数字电路设计和仿真。
2.VHDL的优点VHDL具有以下几个优点：-高级抽象：VHDL提供了一种高级描述电路的方法，使得设计者能够更加方便地表达复杂的电路结构和行为。
-可重用性：VHDL支持模块化设计，使得设计者可以将电路的不同部分进行抽象和封装，提高了电路的可重用性。
-高效仿真：VHDL可以进行高效的电路仿真和测试，有助于验证电路设计的正确性和可靠性。
-灵活性：VHDL可以应用于各种不同类型和规模的电路设计，从小规模的数字逻辑电路到大规模的系统级设计。
二、VHDL语法和基本概念1.VHDL的结构VHDL程序由程序单元（unit）组成，程序单元是VHDL描述的最小单元。
程序单元包括实体（entity）、结构（architecture）、过程（process）和包（package）等。
2. 实体（entity）实体是VHDL描述电路模块的一个部分，包括输入输出端口、信号声明和实体标识符等。
3. 结构（architecture）结构描述了实体的具体电路结构和行为，包括组件声明、信号赋值和行为描述等。
VHDL硬件描述语言
VHDL语言设计实体的基本结构
3. 结构体说明语句 用于定义结构体中所用的数据对象和子程序， 并对所引用的元件加以说明，如： ● 信号（SIGNAL）
● 类型（TYPE）
● 常数（CONSTANT） ● 元件（COMPONENT） ● 函数（FUNCTION） ● 过程（PROCEDURE）
28
3
概 述
1993年，IEEE对VHDL进行了修订，增加了一些 功能，并从更高的抽象层次和系统描述能力上扩展 VHDL的内容，公布了VHDL新的版本，编号为IEEE Std1076-1993（简称93版）。 1995年中国国家技术监督局组织编写并出版了 《CAD通用技术规范》，推荐VHDL语言作为我国电子 自动化硬件描述语言的国家标准。1996年， IEEE1076.3成为VHDL综合标准。
结构体：用来描述电路内部结构和逻辑功能。并以 标识符ARCHITECTURE开头，以END结尾。
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VHDL语言设计实体的基本结构
VHDL语言的实体说明
实体说明是VHDL程序设计中最基本的组成部分， 实体说明语句的格式如下： 主要用来描述设计实体的外部接口信号，定义设计 实体说明语句 ENTITY 实体名 IS 单元的输入、输出端口，是设计实体对外的一个通 类属说明语句 [GENERIC（类属表）；] 信界面，但它不描述设计的具体功能。 端口说明语句 [PORT（端口表）；] 结束语句 END [ENTITY] 实体名；
{; 常数名{, 常数名}: 数据类型[: 设定值]}) 常数名：是由设计者定义的类属常数名； 数据类型：常取INTEGER或TIME的类型； 设定值：为常数名所代表的数值。
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VHDL语言设计实体的基本结构
2. 类属说明语句GENERIC
VHDL进行数字系统设计的优点—38~40
东北大学硕士学位论文
第四章ＥＤＡ技术和可编程逻辑器件
质的器件产品。此外，由于工艺技术的进步，需要采用更先进的工艺时，仍可以采用原
来的ＶＩ－ＩＤＬ代码。
所以本文采用ＶＨＤＬ语言实现此数字系统的设计。
一４０一
便于保存，可继承性好，阅读方便。
（５）ＶＨＤＬ语言可以与工艺无关编程
在用ＶＨＤＬ语言设计系统硬件时，没有嵌入与工艺有关的信息，其综合生成的是一
种标准的电子设计互换格式文件，它独立于采用的实现工艺。有关工艺参数的描述叫。通 过ＶＨＤＬ语言提供的属性包括进去，然后利用／ｆｉ同Ｊ家的布局布线工具，使设计映射成 不同工艺，在不同的芯片上实现。这使得工程师在功能设计、编辑、验证阶段，可以不 必过多地考虑工艺实现的具体细节。 （６）方便ＡＳＩＣ移植 ＶＨＤＬ语言的效率之一，就是如果你的设计是被综合到一个ＦＰＧＡ或ＣＰＬＤ的话， 则可以使你设计的产品以最快的速度上市。当产品的产量达到相当的数量时，采用 ＶＨＤＬ进行的设计很容易转换成专用集成电路来实现，仅仅需要更换不同的库重新进行 综合就可以．由于ＶＩ＇Ｋ）Ｌ是一个成熟的硬件描述语言，可以确保ＡＳＩＣ厂商交付优良品
东北大学硕士擘位论文
第四幸ＥＤＡ技术和可缟程逻辑器件
仿真全部通过为止。有效利用仿真工具及仿真手段可以极大地缩短系统的调试时间［３０１。 ４．４
ＶＨＤＬ语言及数字系统设计方法
可编程逻辑器件和ＥＤＡ技术给今天的硬件系统设计者提供了强有力的工具，使得
数字系统的设计方法发生了质的变化，基于硬件描述语言的设计方法正在成为数字系统 设计的主流。同时，数字系统的设计方法也由过去的那种由集成电路厂家提供通用芯片， 整机系统用户采用这些芯片组成电子系统的“Ｂｏｔｔｏｍ－ｕｐ”（自底向上）设计方法改变为 一种新的“Ｔｏｐ－ｄｏｗｎ”（自顶向下）设计方法【３ｌｌ。
第2章 VHDL语言基础
End 实体名;
端口名
端口模式
数据类型
（2）ENTITY
端口模式（MODE）有以下几种类型： IN ；OUT；INOUT ；BUFFER 端口模式可用下图说明：（黑框代表一个设计或模块）
IN
OUT
BUFFER
INOUT
二输入与门电路设计范例
Library std; Use std.standard.all;
（4）CONFIGURATION定义区
定义格式： Configuration 配置名 of 实体名 is for 选用的结构体名 end for； end configuration 配置名 ；
二输入与门电路设计范例
a c
b电Leabharlann 真值表abc
0
0
0
1
0
0
0
1
0
1
1
1
二输入与门电路设计范例
Architecture Na of and2 is
‘1’; 符号<=为信号直接赋值符。
End Na;
--结构体Na
Architecture Nb of and2 is
Begin
c <= a and b;
--and 为逻辑与操作
End Nb; --结构体Nb
Library ieee; Use ieee.std_logic_1164.all;
Entity half_adder is Port( x,y : in std_logic;sum,carry : out hlf_adder); End half_adder;
（4）CONFIGURATION定义区
一个完整VHDL电路设计必须有一个实体 和对应的结构体，即实体和结构体对构成一个 完整的VHDL设计。
vhdl实验报告
专用集成电路实验报告13050Z011305024237X德文实验一开发平台软件安装与认知实验实验内容1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。
下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。
2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。
源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-- Unment the following lines to use the declarations that are-- provided for instantiating Xilinx primitive ponents.--library UNISIM;--use UNISIM.Vponents.all;entity ls74138 isPort ( g1 : in std_logic;g2 : in std_logic;inp : in std_logic_vector(2 downto 0);y : out std_logic_vector(7 downto 0));end ls74138;architecture Behavioral of ls74138 isbeginprocess(g1,g2,inp)beginif((g1 and g2)='1') thencase inp iswhen "000"=>y<="00000001";when "001"=>y<="00000010";when "010"=>y<="00000100";when "011"=>y<="00001000";when "100"=>y<="00010000";when "101"=>y<="00100000";when "110"=>y<="01000000";when "111"=>y<="10000000";when others=>y<="00000000";end case;elsey<="00000000";end if;end process;end Behavioral;波形文件：生成元器件及连接电路思考：有程序可以看出，定义了三个输入端，一个输出端。
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EDA工具
行为设计 结构设计 逻辑设计 电路设计 版图设计 CAD 1970 1980 CAE EDA EDO Electronics Design Optimize Electronics Design Automution
Computer-Aided Engineering Computer-Aided Design 1990 2000
清华大学出版社
Chapter 6
第6章 用VHDL语言进行集成 电路设计
概论 Electronic Design Automation EDA工程就是以计算机为工作平台，以EDA 软件工具为 开发环境，以硬件描述语言为设计语言，以可编程器件 为实验载体,以ASIC、SOC芯片为设计目标，以电子系统 设计为应用方向电子产品自动化设计过程。 现代电子设计方法的研究目标主要是怎样用HDL语言设 计超大规模专用集成电路（ASIC），怎样对一片超大规 模集成电路进行功能划分，HDL语言描述、逻辑综合、 仿真分析、形式验证、设计实现是现代电子设计方法要 解决的主要问题。
仿真系统构成
集成电路设计的实 验室实现方法 由语言描述、符号描述、 由语言描述、符号描述、几何描述等不同设计形式做出 的项目设计文档，最后转化为硬件实物的过程， 的项目设计文档，最后转化为硬件实物的过程，称为设 计实现。 计实现。
描述 设 计 Design 模型 Model
Description
设计仿真
仿真（emulation），利用计算机硬件平台，EDA 工程设计环境，搭建虚拟的设计系统，在计算机 上进行波形分析，时序分析，功能验证的过程称 为仿真。 EDA工具的不完备，设计项目的修改，描述文件的 错误等原因，都使设计项目需要仿真、验证。 仿真的层次:电路级仿真;逻辑仿真;开关级仿真; 寄存器传输级仿真;高层次仿真。
电路图 （网表输入） 版图参数提取
（LPE）
布图规划 （floorplan） 一致性检查 （LVS） 布局 （Placement） 后仿真 （post simulation） 全局布线 （Global routing） 版图生成 （Layout） 详细布线 （detailed routing） 掩模文件
EDA工程概念
硬件描述语 言和 IP 核 的设计开发 电路与系统 的理论和 设计实现 现代电子 设计的 理论基础 现代电子 设计工具的 使用和开发 板上系统和 片上系统设 计方法研究
EDA工程领域
流 片 实现载体 EDA工具 硬件描述语言 设计方法学 EDA理论基础
VHDL语言 EDA 工程的设计语言---VHDL语言 VHDL是一种全方位的硬件描述语言，支持系统行 为级、寄存器传输级和逻辑门级多个设计层次，支持 结构描述、数据流描述和行为描述及三种形式的混合 描述。VHDL 语言覆盖了多种硬件语言的功能，“自 VHDL 顶向下”或“自底向上”的电子系统设计过程都可以 用VHDL语言来完成。
设计描述和系统建模
IP设计和SOC设计 将整个电子系统集成在同一芯片上，称为片上 系统（SOC）。 产品设计日益复杂，产品的生命周期不断缩短， 因而要求设计出更新、更快、更廉价的产品。 在设计印刷电路板时采用IP模块设计方法，以 及提供顺畅且可靠的设计流程至关重要。
设计描述和系统建模
软IP核与硬IP核 软IP是用硬件描述语言设计的具有一定电路功能 的程序模块。 硬IP是在软IP的基础上，结合半导体工艺、设计 规则而生成的集成电路版图。
VHDL 设计 功能仿真
综 合
功能仿真
实 现
功能仿真 时序仿真
FPGA
版图综合
（1）布图规划（floorplan） （2）布局（Placement） （3）布线（routing） （4）版图参数提取 （Layout Parameter extract） Layout extract （5）一致性检查（Layout VS Schematic） （6）后仿真（Post Simulation）
版图设计流程
多项目晶圆流片
1 多项目晶圆的概念 Multi Project Wafer （1）MPW服务业务的社会需求 （2）MPW服务业务的宗旨、作用 （3）MPW服务的发展状况 （4）MPW现状与存在的问题 2 多项目晶圆的实施过程 （1）开发多项目晶圆计划的目的 （2）MPW技术 （3）NRE的概念 （4）MPW服务体系建立的条件 （5）MPW计划对设计资源的整合
习题
1. VHDL程序到集成电路版图需要那些过程？ 2. 怎样在实验室实现集成电路设计？ 3. 什么是MPW多项目晶圆服务？ MPW 4. 设计一个8位CPU版图, 参加MPW流片, 并 测试设计结果。
抽象 Abstraction 工 艺 设计实现 Technology
风格 Style
设计和实现的关系
基于FPGA器件的实现载体 可编程逻辑器件成为计算机应用、通信技术、自动控制、 可编程逻辑器件成为计算机应用、通信技术、自动控制、 仪器仪表领域广受技术人员欢迎的器件，是科学实验、 仪器仪表领域广受技术人员欢迎的器件，是科学实验、样 机试制、 小批量生产的最佳选择， 机试制 、 小批量生产的最佳选择 ， 是 ASIC芯片设计的实 芯片设计的实 现载体之一。 现载体之一。
多项目晶圆的发展 与国外MPW计划相比，我国多项目晶圆计划也经历 了从教育研究界扩展到产业界的过程。中国集成电 路产业正处于成长期，初创型中小企业大量涌现， 对MPW计划的需求不断增加。 我国多项目晶圆计划与国际著名的MPW计划相比还 存在不小的差距，学习国外的先进经验，结合中国 产业的实际情况，建设具有中国特色的多项目晶圆 服务体系。
电子设计技术由于计算机技术的发展而产生了巨大变化。 电子设计技术由于计算机技术的发展而产生了巨大变化。由于电子科学 是计算机科学的基础，计算机学科的发展离不开电子学科的支持， 是计算机科学的基础，计算机学科的发展离不开电子学科的支持，但是计算 机科学又反作用于电子科学，加速了电子学科的发展。 机科学又反作用于电子科学，加速了电子学科的发展。这样构成了一个闭环 正反馈系统，使得电子设计技术很快由计算机辅助设计（ 正反馈系统，使得电子设计技术很快由计算机辅助设计（CAD）阶段进入了 ） 电子设计自动化(EDA)阶段。 阶段。 电子设计自动化 阶段
软、硬IP的概念
项目分解
功能定义 硬件描述语言 IP 模块设计 EDA 工具环境
功能仿真
软 IP 生成 半导体工艺 版图、网表生成 设计规则
特征线宽约束 时序仿真
硬 IP 生成
设计复用方法
IP（intelligent property）模块设计不仅是集成 电路设计公司的重要任务，也是EDA工具开发 公司的实力表现，一套EDA工具，它提供的IP 模块越丰富，用户的设计就越方便、越容易。 关于应该使用哪种类型的IP至今仍有争议。究 竟是使用需要VHDL代码进入综合和布局布线过 程的软IP，还是使用芯片中物理掩膜布局已得 到证明的硬IP，要根据设计项目的具体情况来 确定。
电子设计技术的进展
传统电子设计方法的特征 采用自下而上的（Bottom UP）的设计方法。 采用通用元器件，每个元器件的功能都是确定的，利用 这些元器件搭建目标功能模块。设计者必须对成千上万 种通用元器件的性能特点熟练掌握，并且元器件容易购 到，成本较低。 在硬件模块电路构成之后才能进行硬件、软件调试。如 果设计过程中的问题到后期才会被发现，这就可能造成 推翻设计重新开始的危险，使设计周期大大加长，延误 了电子产品的按时推出。 设计文件以电路原理图为核心。