第7讲_ARM中断机制
arm中断嵌套的原理
arm中断嵌套的原理摘要：1.引言2.arm 中断嵌套的原理2.1 arm 的中断向量表2.2 中断嵌套的实现2.3 中断嵌套的优点和应用3.arm 中断嵌套的实现3.1 硬件方面的支持3.2 软件方面的支持4.arm 中断嵌套的注意事项4.1 中断处理时间的考虑4.2 中断优先级的处理5.总结正文：在嵌入式系统中，中断处理是一个常见的功能。
ARM 处理器提供了丰富的中断处理功能，使得开发者可以灵活地处理各种中断事件。
中断嵌套是ARM 中断处理的一个重要特性，可以提高系统的响应速度和处理效率。
本文将详细介绍ARM 中断嵌套的原理、实现以及注意事项。
首先，我们需要了解ARM 中断嵌套的原理。
ARM 的中断向量表是一个关键概念。
中断向量表是一个存储中断向量地址的数组，用于快速定位和处理各种中断事件。
当有中断请求时，处理器会根据中断类型号在中断向量表中查找对应的中断向量地址，然后跳转到该地址执行中断处理程序。
中断嵌套的实现主要依赖于中断向量表的布局和中断处理程序的设计。
在一个系统中，可能会有多个中断源，它们的中断向量地址可能会相互重叠。
为了实现中断嵌套，我们需要保证中断向量表中的下一个中断向量地址在当前中断处理程序执行完毕之前可以被访问到。
这样，当一个中断请求到来时，处理器可以在当前中断处理程序执行完毕后，快速跳转到下一个中断向量地址，执行下一个中断处理程序。
中断嵌套的优点主要体现在可以提高系统的响应速度和处理效率。
例如，当一个外部中断请求到来时，处理器可以在执行当前中断处理程序的同时，响应外部中断请求，这样可以减少中断处理的时间。
此外，中断嵌套还可以实现中断优先级的功能，使得高优先级的中断请求能够更快地被处理。
要实现ARM 中断嵌套，需要硬件和软件两方面的支持。
在硬件方面，处理器需要支持中断嵌套，这通常需要处理器具有中断控制器，可以实现中断请求的排队和嵌套处理。
在软件方面，需要编写适当的中断处理程序，确保在当前中断处理程序执行完毕之前可以跳转到下一个中断向量地址。
单片机中断系统
单片机中断系统一、单片机中断系统的概念单片机中断系统是指在程序运行过程中，由于出现特殊情况（如外部设备的输入信号、定时器溢出等），使得单片机暂时停止当前任务的执行，转而执行相应的中断服务程序（ISR），以处理中断事件。
中断处理完毕后，再返回到中断点继续执行原来的任务。
这种特殊的中断机制，使得单片机能够同时处理多个任务，实现了实时性较高的应用程序设计。
二、单片机中断系统的结构单片机中断系统主要由以下几个部分组成：1、中断源：产生中断的外部设备或内部定时器。
2、中断请求寄存器：用于存储各个中断源的中断请求状态。
3、中断优先级寄存器：用于确定多个中断源的优先级。
4、中断服务程序（ISR）：用于处理中断事件，执行相应的操作。
5、中断返回：中断处理完毕后，返回原程序继续执行。
三、单片机中断系统的处理过程当单片机检测到某个中断源发出中断请求时，会暂停当前任务的执行，按照优先级顺序执行相应的中断服务程序（ISR）。
在ISR中，程序会读取中断源的中断请求状态，并对相应的中断源进行处理。
处理完毕后，程序会返回原程序继续执行。
如果此时还有其他的中断源发出中断请求，则根据优先级顺序再次执行相应的ISR。
四、单片机中断系统的应用单片机中断系统在实时控制、数据采集、通信等领域有着广泛的应用。
例如，在工业控制中，当某个传感器发出中断请求时，单片机可以暂停当前任务的执行，转而执行相应的中断服务程序（ISR），对传感器数据进行采集和处理。
处理完毕后，再返回原程序继续执行。
这样，单片机可以在不丢失任何数据的情况下，实时地响应外部设备的请求。
五、总结单片机中断系统是实现实时控制和数据处理的重要手段之一。
通过合理的配置和使用中断系统，可以提高单片机的实时性能和数据处理能力。
在实际应用中，需要根据具体的需求和硬件条件选择合适的单片机型号和中断系统配置方案，以满足系统的实时性和稳定性要求。
单片机的中断系统在嵌入式系统设计中，单片机因其体积小、性价比高、可靠性强等特性被广泛应用。
ARM体系中异常中断种类及处理办法
ARM 体系中异常中断种类及处理办法在ARM 体系中，通常有以下3 种方式控制程序的执行流程：
•在正常程序执行过程中，每执行一条ARM 指令，程序计数器寄存器（PC）的值加4 个字节；每执行一条Thumb 指令，程序计数器寄存器（PC）的值加2 个字节。
整个过程是顺序执行。
•通过跳转指令，程序可以跳转到特定的地址标号处执行，或者跳转到特定的子程序处执行。
其中，B 指令用于执行跳转操作；BL 指令在执行跳转操作的同时，保存子程序的返回地址；BX 指令在执行跳转操作的同时，根据目标地址的最低位可以将程序状态切换到Thumb 状态；BLX 指令执行3 个操作：跳转到目标地址处执行，保存了子程序的返回地址，根据目标地址的最低位可以将程序状态切换到Thumb 状态。
•当异常中断发生时，系统执行完当前指令后，将跳转到相应的异常中断处理程序处执行。
在当异常中断处理程序执行完成后，程序返回到发生中断的指令的下一条指令处执行。
在进入异常中断处理程序时，要保存被中断的程序的执行现场，在从异常中断处理程序退出时，要恢复被中断的程序的执行现场。
ARM的异常处理学习笔记转贴
ARM 的异常处理学习笔记转贴ARM的异常处理这部分比较不好理解。
当异常中断发生时，系统执行完当前指令后，将跳转到相应的异常中断处理程序处执行。
当异常中断处理程序执行完成后，程序返回到发生中断指令的下条指令处执行。
在进入异常中断处理程序时，要保存被中断程序的执行现场，从异常中断处理程序退出时，要恢复被中断程序的执行现场。
1、引起异常的原因(1)、指令执行引起的异常软件中断、未定义指令(包括所要求的协处理器不存在是的协处理器指令)、预取址中止(存储器故障)、数据中止。
(2)、外部产生的中断复位、FIQ、IRQ。
2、ARM中异常中断的种类(1)、复位(RESET)a、当处理器复位引脚有效时，系统产生复位异常中断，程序跳转到复位异常中断处理程序处执行，包括系统加电和系统复位。
b、通过设置PC跳转到复位中断向量处执行称为软复位。
(2)、未定义的指令当ARM处理器或者是系统中的协处理器认为当前指令未定义时，产生未定义的指令异常中断，可以通过改异常中断机制仿真浮点向量运算。
(3)、软件中断这是一个由用户定义的中断指令(SWI)。
可用于用户模式下的程序调用特权操作指令。
在实时操作系统中可以通过该机制实现系统功能调用。
(4)、指令与取终止(Prefech Abort)如果处理器预取的指令的地址不存在，或者该地址不允许当前指令访问，当被预取的指令执行时，处理器产生指令预取终止异常中断。
(5)、数据访问终止(DATAABORT)如果数据访问指令的目标地址不存在，或者该地址不允许当前指令访问，处理器产生数据访问终止异常中断。
(6)、外部中断请求(IRQ)当处理器的外部中断请求引脚有效，而且CPSR的寄存器的I控制位被清除时，处理器产生外部中断请求异常中断。
系统中个外设通过该异常中断请求处7)、快速中断请求(FIQ) 理服务。
(当处理器的外部快速中断请求引脚有效，而且CPSR的F控制位被清除时，处理器产生外部中断请求异常中断。
ARM
关键词
Ａ Ｍ 中断 快 速 精 简指 令 系统 Ｒ 自 主 【ｅ ｈ ｓｉｇ 式 操 作 ， 例 如 打开 主 机 中的 ｓｍｉｏ ｔ ｎ ｊ
于 一般 性 的程 序控 制 。
的有 ：用 户模式 ，程序正常 运行时的模 式 ；快 中断 模 式 － 处 理 器 响 应 快 中 断 而 进 入 的 模 式 ；中 断 模
式 － 处 理 器 响 应 常 规 中 断 而 进 入 的 模 式 ；监 督 模 式 操 作 系 统 的 保 护 模 式 处 理 器 响 应 软 件 中断 时 即 进 入 监 督 模 式 下 面重 点介 绍 ＡＲＭ ７ ＤＭ Ｉ 中 Ｔ 的 断 特 性 。主 要 特 性 如 表 １所 列
（ ３） 返 回地 址 的 计 算 Ａ Ｍ ７ ＤＭＩ 用流 水线 结 构 ：当一 条指 令 被 执 Ｒ Ｔ 采 行 时 ，下 一 条指 令 正 被 译 码 ． 而 第 三 条 指 令 被 从 内 存 中取 出 当程 序计 数 器 未 更 新 时 ， Ｐ ｃ指 向从 内 存
中取 出的指令 ， 【 ｃ ４）指 向当前指 令的下一 条指 Ｐ．
维普资讯
技 术 纵 横
ＡＨ Ｒ 内核的中断技术
一 空军工程 大学
摘 要
ｔ
来 卫 国
以 Ａ Ｍ Ｄ Ｔ ＭＩ处理 嚣 为倒 ． 详 细 介 绍 Ａ Ｍ 内棱 的三 种 中断 ： 常规 中断 、 快 中 断和 软 件 中断 ； Ｒ ７ Ｒ
ＡＲＭ ７ ＤＭ Ｉ 有 常 规 中 断 （ Ｒ ） 快 中 断 Ｔ 具 ｊＱ ｃＩ Ｆ Ｑ）和 软 件 中断 【 ｏｔ ｒ ｎｅｒｐ ）三 种 中断 Ｓｆ ＷａｅＩｔｒ ｔ ｕ 方 式 。常 规 中 断 和 侠 中 断 都 是 硬 件 中 断 快 中断 是 为 支 持 数 据 传 输 或 快 速 数 据 通 道 而 设 计 的 ， 为 快 速 处 理 侠 中 断 。① 快 中断 被 设 为最 高 中断 优 先级 在 快 中断 模 式 中增 设 了 ７个 私 有 工 作 寄 存 器 ， 从 而 避 免 了 由 于 主 工作 寄 存 器 数 据 的 保 存 和 恢 复 而 带 来 的 额 外 开 销 ；③ 快 中 断 处 理 程 序 处 于 异 常 向量 表 的 最 后 位 置 ． 因 此 可 紧 接 异 常 向量 表 书 写 快 中断 处 理 程 序 ， 而 不 必 进 行 程 序 跳 转 操 怍 ， 避免 了刷新 指 令 流水线 和 高速缓 存 。 软 件 中断 是 一 种 由用 户 设 置 的 同 步 中 断 ， 由 程
ARM7内核的中断屏蔽方法
ARM7内核的中断屏蔽方法ARM7内核的中断屏蔽方法是通过设置与中断相关的寄存器来实现的。
ARM7内核提供了多个中断屏蔽寄存器，可以分别对不同的中断进行屏蔽设置。
下面将对常见的中断屏蔽方法进行详细介绍，包括通过CPSR寄存器和INTCON寄存器进行中断屏蔽。
1.CPSR寄存器屏蔽中断ARM7内核的CPSR寄存器（Current Program Status Register）是一个32位寄存器，其中的第7位（I-bit）用于控制中断的屏蔽。
当I位为1时，中断被屏蔽，当I位为0时，中断不被屏蔽。
通过修改CPSR寄存器的I位，可以实现对中断的屏蔽和开启。
中断屏蔽可以通过以下方式进行设置：（1）通过修改CPSR寄存器的I位：在特权级别下，可以直接修改CPSR寄存器的I位，来控制中断的屏蔽。
（2）通过使用屏蔽和解屏函数：ARM提供了两个专门的汇编指令用于修改CPSR寄存器的I位，分别是CPSID和CPSIE。
CPSID指令用于屏蔽中断，CPSIE指令用于解除中断的屏蔽。
2.INTCON寄存器屏蔽中断ARM7内核还提供了INTCON寄存器（Interrupt Control Register）用于屏蔽和控制外部中断的响应。
INTCON寄存器是一个32位的寄存器，每个位对应一个外部中断的屏蔽位。
当一些屏蔽位为1时，对应的中断将被屏蔽，当屏蔽位为0时，对应的中断不被屏蔽。
通过修改INTCON寄存器的屏蔽位，可以实现对外部中断的屏蔽和开启。
中断屏蔽可以通过以下方式进行设置：（1）直接修改INTCON寄存器的屏蔽位：在特权级别下，可以通过直接写入INTCON寄存器来修改外部中断的屏蔽位。
（2）使用特殊函数来修改INTCON寄存器的屏蔽位：ARM提供了特殊的函数用于修改INTCON寄存器的屏蔽位。
需要注意的是，中断屏蔽方法只能屏蔽外部中断，对于内部中断（如软中断、异常中断）无法进行屏蔽。
同时，ARM7内核的中断屏蔽方法也存在优先级的问题，当多个中断同时发生时，只会响应优先级最高的中断请求。
ARM自举程序的中断管理机制
自举 程序是 操作 系统 内核或 用户 应用程 序运 行
之前， 首先 必须 运行 的汇 编语 言 编 写 的 一段 程 序 代
码 Ｉ ， ２பைடு நூலகம்主要 包 括 Ｃ Ｕ 内部 各 个关 键 的寄 存 器 、 Ｐ 配 置外 围硬件 电路 相关 寄存器 、 系统 存储 器 、 栈 和 中 堆 断 向量表 等初始 化 ， 准备 好 高 级语 言编 写 的 软 件 并 的运 行环境 ， 然后 跳 转 到一 般 由高 级语 言 编 写 的 主 函数 的应用 程序代 码 去 执行 ， 成 系统 设 计 所要 求 完
广泛。
的 ７种异 常 向量地 址 ＯＯ ０ ｌ 。Ｓ Ｃ ４ Ｏ ｘ０～ ｘＣ ３ ４ Ｂ Ｘ还 规 定 了 ＥＮ Ｏ到 ＩＴ ＡＤ ＩＴ Ｎ ＿ Ｃ等 ２ ６个 中断源 的中断 向量
地址 ０ ２ ０ ｃ ， 且 这 ２ ｘ０～ ｘ０ 而 ６个 中断 向量 仅 在 Ｉ Ｑ Ｒ 向量模式 下 有 效 。 向量 表 中 的 向量 地 址 是 不 连 续 的， 未列 出 的向量地 址保 留待后 用 。 在 中断 或 异 常 发 生 时 ，３ ４ Ｂ Ｘ 硬 件 逻 辑 将 Ｓ Ｃ４ Ｏ
０ 引 言
采 用 中断方式克 服 了 Ｃ Ｕ查 询 等待 的缺 点 ， Ｐ 提
（） １ 硬件 固有 的 中断 向量 表 Ａ ＭＴＭ Ｒ ７ Ｄ Ｉ内核 规 定 了 复位 、 定 义 指 令 、 未 软 件 中断 、 预取 中止 、 数据 中止 、Ｒ Ｉ Ｑ中 断 和 ＦＱ 中断 Ｉ
高 了 Ｃ Ｕ 的 效 率 ， 此 在 嵌 人 式 系 统 中 应 用 很 Ｐ 因
摘
要：给 出了 于 ＳＣ ４ Ｏ 基 ３ ４ Ｂ Ｘ开发板启动代码 中的中断管理机制 ，给 出了构造硬件 固有 中断
学习小结--ARM7中断原理
2
3 向量地址寄存器 0-15（VICVectAddr0-15 - 0xFFFFF100-13C，读/写）
一般（以 Slot0 为例）：VICVectAddr0 = (uint32)IRQ_TIME0 ;
4 向量地址寄存器（VICVectAddr - 0xFFFFF030，读/写） VICVectAddr = 0x00; // 通知 VIC 中断处理结束
二 ，VIC 寄存器 1，中断选择寄存器（VICIntSelect - 0xFFFFF00C，读/写）
该寄存器将 32 个中断请求分别分配为 FIQ 或 IRQ。
一般选 IRQ 时：VICIntSelect = 0x00;
1
2,向量控制寄存器 0-15（VICVectCnt l0-15 - 0xFFFFF200-23C，读/写）
PINSEL0 = 0x00000000; // 设置管脚连接 GPIO IO1DIR = LED1|LED2; // 设置 I/O 为输出 IO1SET = LED1|LED2; Time1Init(); // 初始化定时器及使能中断 Time0Init(); VICIntSelect = 0x00; // 所有中断通道设置为 IRQ 中断 VICDefVectAddr = (uint32)nIRQ_TIME; VICIntEnable = time0|time1; while(1); // 等待定时器中断或定时器匹配输出 return(0); }
}
} /**************************************************************************** * 名 称：Time0Init() * 功 能：初始化定时器，定时时间为 S，并使能中断。 * 入口参数：无 * 出口参数：无 ****************************************************************************/ void Time1Init(void) {
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异常入口/出口
注意：中断返回指令的寄存器列表（其中必须包括 如果异常处理程序已经把返回地址拷贝到堆栈， PC ）后的“ ^” 符号表示这是一条特殊形式的指令。 那么可以使用一条多寄存器传送指令来恢复用户寄 这条指令在从存储器中装载 PC 的同时（ PC 是最后 存器并实现返回。 恢复的）， CPSR也得到恢复。这里使用的堆栈指针 SP （ R13 ）是属于异常模式的寄存器，每个异常模 式有自己的堆栈指针。这个堆栈指针应必须在系统 中断处理代码的开始部分和退出部分 启动时初始化。
19
优 先 级 降 低
S3C2410中断概述
S3C2410X中断控制器有56个中断源，对外提 供24个外中断输入引脚，内部所有设备都有中断 请求信号，例如DMA控制器、UART、IIC等等。 S3C2410X的ARM920T内核有两个中断，IRQ 中断和快速中断FIQ。 中断仲裁：当中断控制器接收到多个中断请求 时，其内的优先级仲裁器裁决后向CPU发出优先 级最高的中断请求信号或快速中断请求信号。
IRQ服务程序
在异常处理结束后，异常 处理程序完成以下动作： 将SPSR寄存器的值复制回 CPSR寄存器；
程 序
程序A
将LR寄存的值减去一个常 量后复制到PC寄存器，跳 转到被中断的用户程序。 寄
存 器 组
return
BackAddr-4 JumpAddr N Z C V . . . I F T MOD CPSR ? ? ? ? . . . 0 1 ? 1 0 IRQ SYS
中断系 统有6个分 仲裁器和1 个总仲裁器， 每一个仲裁 器可以处理
6路中断。
22
S3C2410中断控制器
8个专用寄存器
Register
SRCPND INTMOD INTMSK INTPND
Address
R/W
Description
中断标志寄存器 中断模式寄存器 中断屏蔽寄存器 中断优先级寄存器 中断服务寄存器 中断偏移寄存器 子源挂起寄存器
计算机专业核心课程之一
第七讲 ARM中断机制
异常
只要正常的程序流被暂时中止，处理器就进入异常模式。 例如响应一个来自外设的中断。在处理异常之前，ARM内
核保存当前的处理器状态（ CPSR->SPSR ），这样当处理 程序结束时可以恢复执行原来的程序（SPSR->CPSR）。
如果同时发生两个或更多异常，那么将按照一定的顺序来 处理异常，也即“异常优先级”的处理。
20
S3C2410中断结构
主要由中断源和控制寄存器两大部分构成，其寄存器主要有4种：
模式、屏蔽、优先级、挂起（标志）寄存器等。
中断源 (有子寄存器) 子中断源 挂起寄存器 子中断源 屏蔽寄存器 中断模式 FIQ 中 断 挂 起 中断屏蔽 优先级仲裁 中断源挂起
21
中断源 (无子寄存器)
IRQ
S3C2410中断结构
7
进入异常
2. 用户程序运行时发生 IRQ 中断，硬件完成以下 1. 程序在系统模式下运行 动作： 用户程序，假定当前处理 器状态为 Thumb状态、允 将CPSR寄存器内容存入 程 许IRQ 中断； IRQ 模式的 SPSR寄存器 序 置位I位（禁止IRQ中断） 清零T位（进入ARM状态） 设置MOD位，切换处理器 模式至IRQ模式 将下一条指令的地址存入 IRQ模式的LR寄存器 将跳转地址存入PC，实 现跳转
SUBS PC,R14_abt,#8
15
软件中断
使用软件中断 (SWI) 指令可以进入管理模式， 通常用于请求一个特定的管理函数。 SWI 处理程序 通过执行下面的指令返回： MOVS PC,R14_svc
这个动作恢复了 PC 并返回到 SWI 之后的指令。 SWI处理程序读取操作码以提取SWI函数编号。
Reset Value
0x00000000 0x00000000 0xFFFFFFFF 0x7F 0x00000000 0x00000000 0x00000000 0x7FF
23
0x4A000000 R/W 0x4A000004 R/W 0x4A000008 R/W 0x4A000010 R/W R
中断源
nBATT_FLT 保留 EINT8_23 EINT4_7 EINT3 EINT2 EINT1 EINT0
23 INT_UART1 15 INT_UART2 7 6 5 4 3 2 1 0
28 INT_UART0 20 INT_DMA3 19 INT_DMA2 18 INT_DMA1 17 INT_DMA0 16
此处PC为产生数 据中止的装载或保 存指令的地址。
复位时保存在 R14_svc中的值不 可预知。
3
复位
无
—
—
注意：“MOVS PC,R14_svc”是指在管理模式执行MOVS PC,R14指令。 “MOVS PC,R14_und”、“SUBS PC,R14_abt,#4”等指令也是类似的。
异常入口/出口
14
中止
数据中止
当发生数据中止后，根据产生数据中止的指令 类型作出不同的处理： 数据转移指令（LDR、STR）回写到被修改的基址 寄存器。中止处理程序必须注意这一点； 交换指令（ SWP ）中止好像没有被执行过一样 （中止必须发生在SWP指令进行读访问时） ； 在修复产生中止的原因后，不管处于哪种处理 器操作状态，处理程序都必须执行下面的返回指令， 重试被中止的指令 ：
LR PC
LR_sys BackAddr LR_irq
系统模式
程序A
IRQ模式
IRQ服务程序
寄 存 器 组
JumpAddr N Z C V . . . I F T MOD CPSR ? ? ? ? . . . 1 0 ? 0 1 IRQ SYS
SPSR
???? ... 0? 1SYS SPSR_irq 8 “?”表示对该位不关心
2
异常入口/出口
之前的状态
异常类型 BL
软件中断 SWI 未定义的指令 预取指中止 快中断 中断 数据中止
返回指令 MOV PC,R14
MOVS PC,R14_svc MOVS PC,R14_und SUBS PC,R14_abt,#4 SUBS PC,R14_fiq,#4 SUBS PC,R14_irq,#4 SUBS PC,R14_abt,#8
当发生预取中止时，ARM9内核将预取的指令 标记为无效，但在指令到达流水线的执行阶段时才 进入异常。如果指令在流水线中因为发生分支而没 有被执行，中止将不会发生。 在处理中止的原因之后，不管处于哪种处理器 操作状态，处理程序都会执行下面的指令恢复PC和 CPSR并重试被中止的指令：
SUBS PC,R14_abt,#4
如果异常处理程序已经把返回地址拷贝到堆栈， 那么可以使用一条多寄存器传送指令来恢复用户寄 存器并实现返回。 中断处理代码的开始部分和退出部分
SUB STMFD . . . LDMFD SP!,{R0-R3,PC}^ ;中断返回
4
LR,LR,#4 SP!,{R0-R3,LR}
;计算返回地址 ;保存使用到的寄存器
SUB STMFD . . . LDMFD SP!,{R0-R3,PC}^ ;中断返回
5
LR,LR,#4 SP!,{R0-R3,LR}
;计算返回地址 ;保存使用到的寄存器
进入异常
在异常发生后，ARM9内核会作以下工作： 1 、在适当的 LR 中保存下一条指令的地址，当异常 入口来自： ARM状态，那么ARM内核将当前指令地址加4 或加8复制（取决于异常的类型）到LR中； 为 Thumb 状态，那么 ARM 内核将当前指令地 址加 2 、 4 或加 8 （取决于异常的类型）复制到 LR中；异常处理器程序不必确定状态。
0x0000 0014 0x0000 0018 0x0000 001C
数据中止
保留 IRQ FIQ
中止
保留 中断 快— F 禁止
【注】表中的I和F表示不对该位有影响，保留原来的指。
18
异常优先级
当多个异常同时发生时，一个固定的优先级系 统决定它们被处理的顺序：
异常类型 复位 数据中止 FIQ IRQ 预取中止 未定义指令 SWI 优先级 1（最高优先级） 2 3 4 5 6 7（最低优先级）
16
未定义
当ARM处理器遇到一条自己和系统内任何协处理 器都无法处理的指令时，ARM内核执行未定义指令陷 阱。软件可使用这一机制通过模拟未定义的协处理器 指令来扩展ARM指令集。
在模拟处理了失败的指令后，陷阱程序执行下面 的指令：
MOVS PC,R14_svc
这个动作恢复了 PC 并返回到未定义指令之后的 指令。
SUBS PC,R14_fiq,#4
在一个特权模式中，可以通过置位CPSR中的F位来 禁止FIQ异常。
11
中断请求
中断请求（IRQ）异常是一个由nIRQ输入端的低 电平所产生的正常中断（在具体的芯片中，nIRQ由片 内外设拉低， nIRQ 是内核的一个信号，对用户不可 见）。IRQ的优先级低于FIQ。对于FIQ序列它是被屏 蔽的。任何时候在一个特权模式下，都可通过置位 CPSR中的I 位来禁止IRQ。
中断源
INT_ADC INT_RTC INT_SPI1 INT_IIC INT_USBH INT_USBD 保留
位号
22 21
中断源
INT_SPI0 INT_SDI
位号 中断源 位号
14 13 12 11 10 9 8
INT_TIM4 INT_TIM3 INT_TIM2 INT_TIM1 INT_TIM0 INT_WDT INT_TICK
PRIORITY 0x4A00000C R/W INTOFFSET 0x4A000014
SUBSRCPND 0x4A000018 R/W