第2章 FPGA CPLD结构原理PPT课件
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EDA第2章FPGACPLD结构原理
2.4 FPGA的结构及其工作原理
2.4.2 Cyclone III系列器件的结构与原理
2.5 硬件测试
2.5.1 内部逻辑测试 2.5.2 JTAG边界扫描测试
2.5 硬件测试
2.5.2 JTAG边界扫描测试
2.5 硬件测试
2.5.2 JTAG边界扫描测试
2.5 硬件测试
2.5.2 JTAG边界扫描测试
EDA技术实用教程
第2章
FPGA/CPLD结构原理
2.1 概 述
2.1 概 述
2.1.1 PLD的发展历程
2.1.2 PLD分类
2.2 简单PLD结构原理
2.2.1 逻辑元件符号表示
2.2 简单PLD结构原理
2.2.1 逻辑元件符号表示
2.2 简单PLD结构原理
2.2.2 PROM结构原理
2.7.1 CPLD在系统编程
2.7 CPLD/FPGA的编程与配置
2.7.1 CPLD在系统编程
2.7 CPLD/FPGA的编程与配置
2.7.2 FPGA配置方式
2.7 CPLD/FPGA的编程与配置
2.7.3 FPGA专用配置器件
2.7 CPLD/FPGA的编程与配置
2.7.4 使用单片机配置FPGA
2.6 PLD产品概述
2.6.4 Actel公司的PLD器件
2.6.5 Altera的FPGA配置方式
2.7 CPLD/FPGA的编程与配置
（1）基于电可擦除存储单元的EEPROM或Flash技术。 （2）基于SRAM查找表的编程单元。 （3）基于一次性可编程反熔丝编程单元。
2.7 CPLD/FPGA的编程与配置
加强交通建设管理，确保工程建设质 量。00:55:0800:55:0800:55Saturday, December 12, 2020
第2章FPGA与CPLD的结构原理
Lattice公司PLD器件系列
2. MachXO系列 MachXO系列非易失性无限重构可编程逻辑 器件是专门为传统上用CPLD或低密度的FPGA实 现的应用而设计的。广泛应用于需要通用I / O扩 展、接口桥接和电源管理功能的应用.MachXO可 编程逻辑器件拥有提升系统集成度的优点，所有 这些功能都集成在单片器件之中。 3. ispMACH4000系列 ispMACH4000系列CPLD器件有3.3V、 2.5V 和 1.8V 三种供电电压，分别属于 ispMACH 4000V、ispMACH 4000B 和 ispMACH 4000C 器件系列。 4. Lattice EC & ECP系列
/ Altera（阿尔特拉 ）公司
/
Lattice公司PLD器件系列
1. ispLSI系列器件的结构与特点
（1）系统可编程功能，所有的ispLSI器件均 支持ISP（In-System Programmability） （2）边界扫描测试功能 （3）加密功能 （4）短路保护功能 （5）不同系列分别满足：高密度、低成本、 多I/O口等不同应用场合
与阵列和或阵 列均可编程，提 高了利用率。 设计中应采用 最简与或表达式， 并尽可能地利用 公共与项。
两种器件基本上都能实现相同的逻辑功能
A2 A1 A0 A2 A 1 A0
F2
F1
F0 F2 F1 F0
PLA与 PROM的比较
PLA利用率比PLD高，但与或阵列都可编程 的结构，使得软件算法过于复杂。 在PLA的基础上又设计出了另外一种可编程 器件：可编程阵列逻辑PAL （Programmable Array Logic）
其主要思想是：通过在芯片管脚和芯片内部逻辑电路之间 ，即芯片的边界上，增加边界扫捕单元来实现对芯片管脚状 态的串行设定和读取，从而提供芯片级、板级和系统级的标 准测试框架。芯片扫描机制可实现下列目标：测试电路板上 不同芯片之间的连接；测试芯片及电路板的功能；应用边界 扫描寄存器完成其他测试功能，如特征分析等。
第2章FPGACPLD结构原理[1]
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•2.2.1 逻辑元件符号表示
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第2章FPGACPLD结构原理[1]
2.2 简单PLD结构原理
•2.2.1 逻辑元件符号表示
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第2章FPGACPLD结构原理[1]
2.2 简单PLD结构原理
•2.2.2 PROM结构原理
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第2章FPGACPLD结构原理[1]
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第2章FPGACPLD结构原理[1]
2.6 PLD产品概述
•2.6.4 Actel公司的PLD器件
•2.6.5 Altera的FPGA配置方式
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第2章FPGACPLD结构原理[1]
2.7 CPLD/FPGA的编程与配置
•（1）基于电可擦除存储单元的EEPROM或Flash技术。 •（2）基于SRAM查找表的编程单元。 •（3）基于一次性可编程反熔丝编程单元。
•1. ispLSI系列器件 •2. MACHXO系列 •3. MACH4000系列 •4. LatticeSC FPGA系列
•5. LatticeECP3 FPGA系列
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第2章FPGACPLD结构原理[1]
2.6 PLD产品概述
•2.6.2 Xilinx公司的PLD器件
•1. Virtex-6系列FPGA •2. Spartan-6器件系列 •3. XC9500/XC9500XL系列CPLD •4. Xilinx Spartan-3A系列器件
第2章FPGACPLD结构 原理
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第2章FPGACPLD结构原理[1]
2.1 概 述
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第2章FPGACPLD结构原理[1]
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第2章FPGACPLD结构原理[1]
2.2 简单PLD结构原理
•2.2.1 逻辑元件符号表示
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第2章FPGACPLD结构原理[1]
2.2 简单PLD结构原理
•2.2.2 PROM结构原理
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第2章FPGACPLD结构原理[1]
2.6 PLD产品概述
•2.6.4 Actel公司的PLD器件
•2.6.5 Altera的FPGA配置方式
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第2章FPGACPLD结构原理[1]
2.7 CPLD/FPGA的编程与配置
•（1）基于电可擦除存储单元的EEPROM或Flash技术。 •（2）基于SRAM查找表的编程单元。 •（3）基于一次性可编程反熔丝编程单元。
•1. ispLSI系列器件 •2. MACHXO系列 •3. MACH4000系列 •4. LatticeSC FPGA系列
•5. LatticeECP3 FPGA系列
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第2章FPGACPLD结构原理[1]
2.6 PLD产品概述
•2.6.2 Xilinx公司的PLD器件
•1. Virtex-6系列FPGA •2. Spartan-6器件系列 •3. XC9500/XC9500XL系列CPLD •4. Xilinx Spartan-3A系列器件
第2章FPGACPLD结构 原理
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第2章FPGACPLD结构原理[1]
2.1 概 述
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第2章FPGACPLD结构原理[1]
第2章 FPGA CPLD结构原理02
2.5.1 内部逻辑测试 可测性设计（DFT—Design For Test）
设计时加入用于测试的专用逻辑，在设计完成后用来测 试关键逻辑。
2.5 硬件测试
2.5.1 内部逻辑测试 可测性设计 ASIC： （--- DFT_Design For Test）
原理：把ASIC中关键逻辑部分的普通寄存器用测
一个LAB由
16个宏单元的阵列 组成。
2.3 CPLD的结构及其工作原理
2. 宏单元
2.3 CPLD的结构及其工作原理
2. 宏单元 功能块组成： （1）逻辑阵列
实现组合逻辑， 可以给每个宏单元提供五个乘积项
（2）乘积项选择矩阵
a 分配这些乘积项作为到或门或异或门的主要逻辑输入，
以实现组合逻辑输入。 b 把这些乘积项作为宏单元中寄存器的辅助输入： 清零、置位、时钟、时钟时能控制
EDA技术实用教程
第2章
FPGA/CPLD结构原理
主要内容
（1）概述 （2）简单PLD结构原理 （3）CPLD的机构和原理 （4）PFGA的结构和原理 （5）硬件测试 （6）PLD产品概述 （7）CPLD/FPGA的编程与测试
2.1 概 述
PLD_ Programmable Logic Devices 可编程逻辑器件：用户构造逻辑功能
2.2 简单PLD结构原理
（3）简单模式 2、输出反馈结构
2.2 简单PLD结构原理
（3）简单模式 3、输出结构
2.3 CPLD的结构及其工作原理
2.3 CPLD的结构及其工作原理
PLD包括三大部分：
（1）一个二维的逻辑块阵列： --- 构成PLD的阵列核心 （2）输入/输出块。
（3）连接逻辑的互连资源：
设计时加入用于测试的专用逻辑，在设计完成后用来测 试关键逻辑。
2.5 硬件测试
2.5.1 内部逻辑测试 可测性设计 ASIC： （--- DFT_Design For Test）
原理：把ASIC中关键逻辑部分的普通寄存器用测
一个LAB由
16个宏单元的阵列 组成。
2.3 CPLD的结构及其工作原理
2. 宏单元
2.3 CPLD的结构及其工作原理
2. 宏单元 功能块组成： （1）逻辑阵列
实现组合逻辑， 可以给每个宏单元提供五个乘积项
（2）乘积项选择矩阵
a 分配这些乘积项作为到或门或异或门的主要逻辑输入，
以实现组合逻辑输入。 b 把这些乘积项作为宏单元中寄存器的辅助输入： 清零、置位、时钟、时钟时能控制
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第2章
FPGA/CPLD结构原理
主要内容
（1）概述 （2）简单PLD结构原理 （3）CPLD的机构和原理 （4）PFGA的结构和原理 （5）硬件测试 （6）PLD产品概述 （7）CPLD/FPGA的编程与测试
2.1 概 述
PLD_ Programmable Logic Devices 可编程逻辑器件：用户构造逻辑功能
2.2 简单PLD结构原理
（3）简单模式 2、输出反馈结构
2.2 简单PLD结构原理
（3）简单模式 3、输出结构
2.3 CPLD的结构及其工作原理
2.3 CPLD的结构及其工作原理
PLD包括三大部分：
（1）一个二维的逻辑块阵列： --- 构成PLD的阵列核心 （2）输入/输出块。
（3）连接逻辑的互连资源：
第2 FPGA CPLD结构原理
2.4.2 Cyclone III系列器件的结构与原理
2.4.2 Cyclone III系列器件的结构与原理
2.4 FPGA的结构及其工作原理
2.4.2 Cyclone III系列器件的结构与原理
2.4 FPGA的结构及其工作原理
2.4.2 Cyclone III系列器件的结构与原理
2.4 FPGA的结构及其工作原理
逻辑宏单元
18 I/O/Q (三种输出模式)
17 I/O/Q
16 I/O/Q
15 I/O/Q
14 I/O/Q
13 I/O/Q
图2-18 GAL结构
12 I/O/Q 11 I/OE
2.2 简单PLD结构原理
2.2.5 GAL结构原理
（1）寄存器模式
2.2 简单PLD结构原理
（2）复合模式 1、组合输出双向口结构
2.4.2 Cyclone III系列器件的结构与原理
2.4 FPGA的结构及其工作原理
2.4.2 Cyclone III系列器件的结构与原理
2.5 硬件测试
2.5.1 内部逻辑测试 2.5.2 JTAG边界扫描测试
2.5 硬件测试
2.5.2 JTAG边界扫描测试
2.5 硬件测试
2.5.2 JTAG边界扫描测试
2.5 硬件测试
2.5.2 JTAG边界扫描测试
2.5 硬件测试
2.5.2 JTAG边界扫描测试
2.5 硬件测试
2.5.2 JTAG边界扫描测试
2.5.3 嵌入式逻辑分析仪
2.6 PLD产品概述
2.6.1 Lattice公司的PLD器件
1. ispLSI系列器件 2. MACHXO系列 3. MACH4000系列 4. LatticeSC FPGA系列
FPGA-CPLD基本结构及原理
2020/2/21
8
浮栅型电可擦除熔丝结构
G1 S
n+
G2 SiO2 D
n+
大多数CPLD器 件采用此工艺
可反复编程 不用每次上电重新 下载，但相对速度 慢，功耗较大
2020/2/21
9
（4）SRAM编程技术
与浮栅型熔丝结构基本相同。SRAM编程技术是 在FPGA器件中采用的主要编程工艺之一。SRAM型的 FPGA是易失性的，断电后其内部编程数据（构造代码） 将丢失，需在外部配接ROM存放FPGA的编程数据。
2020/2/21
16
EPM7128E乘积项扩展和并联扩展项的结构图
来自 上一个宏单元
乘积项 选择 矩阵
Preset
Clock Clear
宏单元 乘积项逻
辑
共享乘积 项
并联扩展
乘积项 选择 矩阵
Preset
Clock Clear
宏单元 乘积项逻
辑
到下一个 宏单元
2020/2/21
17
（2）多触发器结构
2020/2/21
13
宏单元结构图
0 1 2 3 4 5 6 7 8 9 10
2020/2/21
14
CPLD中与、或门的表示方法
A BCD
P(乘积项 )
A BCD
F（或项）
A
P=A· C· D
A
C
B
D
D
2020/2/21
F=A+B+D
15
（1）乘积项共享结构
在CPLD的宏单元中，如果输出表达式的与项较 多，对应的或门输入端不够用时，可以借助可编程开 关将同一单元（或其他单元）中的其他或门与之联合 起来使用，或者在每个宏单元中提供未使用的乘积项 给其他宏单元使用。
1第二章 CPLD和FPGA的器件结构
PLD中或阵列的表示
8/46
阵列线连接表示
阳小明
二、 电路符号表示
与门、或门的表示
9/46 阳小明
2.3 低密度PLD的原理与结构（简单PLD）略
10/46
阳小明
2.4 CPLD的原理与结构(P21)
CPLD器件 的结构
11/46
阳小明
一、CPLD---MAX7000系列（已过时）
MAX7000 MAX7000S MAX7000E
13/46
I\OE
PIA
图1-9 CPLD结构原理 I/O E I/O控制块
阳小明
①LAB逻辑阵列块 一个LAB由16个宏单元构成
宏单元的 乘积项 逻辑
局部连线
共享扩展 项提供的 “与非” 乘积项
宏单元的 乘积项 逻辑
图1-10 LAB 结构原理 14/46
阳小明
②PIA可编程连线阵列 不同的LAB通过在可编程连线阵列(PIA)上布线， 以相互连接构成所需的逻辑。
21/46
阳小明
VCCIO
VCCIO VCCIO
VCCIO
VCCIO VCCIO
VCCIO
22/46
VCCIO
阳小明
⑧、在系统可编程（ISP） MAX II 器件运行用户在器件工作的状态下更新配 置Flash 存储器。
（2）结构
①LAB逻辑阵列块 一个LAB由10个LE（逻辑单元）构成，而一个 LE又包含一个LUT（查找表）和一个寄存器等。各 LE由LAB Interconnects相联。
17/46 阳小明
①、成本优化架构 以最小化裸片面积为目标的架构，打破了典型 CPLD 的成本、容量和功耗限制，是上一代CPLD 密度的四倍，成本却只有一半，业界单个I/O 管脚成 本最低。 ②、低功耗 提供了CPLD 业界最低的动态功耗，只有前一 代MAX 系列CPLD 的十分之一。 ③、高性能 支持内部时钟频率高达300 MHz 。
第2章FPGACPLD结构原理XX第1讲
•逻辑阵列块 (LAB)
•B 扩展乘积项 •复杂的逻辑函数需要附加乘积项，可利用其他宏单元以提供 逻辑资源，称为扩展（乘积）项。
•共享扩展项 •由每个宏单元提供 一个单独的乘积项， 通过一个非门取反后 反馈到逻辑阵列中， 可被LAB内任何一 个或全部宏单元使用 和共享。
•共享扩展乘积项结构
第2章FPGACPLD结构原理XX第1讲
➢ GAL有4个多路选择器，
通过不同•的输选入输择出方口式可
以产生多种输出结构， 分别属于•固三定种或模阵式列。
➢ 一旦确定•可了编某程种与模阵式，
列
•输入 所有的OLMC都将工作 在同一种模•三式态下控制。
• GAL结构
第2章FPGACPLD结构原理XX第1讲
Байду номын сангаас
• （1）寄存器模式：
1. 寄存器输出结构（异或门输出 经D触发器至三态门，触发器 的时钟端CLK连公共CLK引 脚，三态门的使能端OE连公 共OE引脚）
第2章FPGACPLD结构原理XX第1讲
2.2简单可编程逻辑器件原理
•2.2.3 PLA
•6个乘积项
•23个乘积项 • PLA与 PROM的比较 第2章FPGACPLD结构原理XX第1讲
•2.2简单可编程逻辑器件原理
PLA不需要包含输入变量每个可能的最小项，仅 仅需包含的是在逻辑功能中实际要求的那些最小项。 从而缓解规模的增加。 虽然PLA利用率较高，但其软件算法比较复杂， 多输入变量和多输出的逻辑函数，处理上更困难。
第2章FPGACPLD结构 原理XXX第1讲
2020/11/25
第2章FPGACPLD结构原理XX第1讲
•可编程逻辑器件（PLD）： •Programmable Logic Device
•B 扩展乘积项 •复杂的逻辑函数需要附加乘积项，可利用其他宏单元以提供 逻辑资源，称为扩展（乘积）项。
•共享扩展项 •由每个宏单元提供 一个单独的乘积项， 通过一个非门取反后 反馈到逻辑阵列中， 可被LAB内任何一 个或全部宏单元使用 和共享。
•共享扩展乘积项结构
第2章FPGACPLD结构原理XX第1讲
➢ GAL有4个多路选择器，
通过不同•的输选入输择出方口式可
以产生多种输出结构， 分别属于•固三定种或模阵式列。
➢ 一旦确定•可了编某程种与模阵式，
列
•输入 所有的OLMC都将工作 在同一种模•三式态下控制。
• GAL结构
第2章FPGACPLD结构原理XX第1讲
Байду номын сангаас
• （1）寄存器模式：
1. 寄存器输出结构（异或门输出 经D触发器至三态门，触发器 的时钟端CLK连公共CLK引 脚，三态门的使能端OE连公 共OE引脚）
第2章FPGACPLD结构原理XX第1讲
2.2简单可编程逻辑器件原理
•2.2.3 PLA
•6个乘积项
•23个乘积项 • PLA与 PROM的比较 第2章FPGACPLD结构原理XX第1讲
•2.2简单可编程逻辑器件原理
PLA不需要包含输入变量每个可能的最小项，仅 仅需包含的是在逻辑功能中实际要求的那些最小项。 从而缓解规模的增加。 虽然PLA利用率较高，但其软件算法比较复杂， 多输入变量和多输出的逻辑函数，处理上更困难。
第2章FPGACPLD结构 原理XXX第1讲
2020/11/25
第2章FPGACPLD结构原理XX第1讲
•可编程逻辑器件（PLD）： •Programmable Logic Device
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➢ 查找表结构器件（FPGA）
K 康芯科技 X
2.2 低密度PLD可编程原理
2.2.1 电路符号表示
图2-3 常用逻辑门符号与现有国标符号的对照
2.2.1 电路符号表示
K 康芯科技 X
图2-4 PLD的互补缓冲器 图2-5 PLD的互补输入 图2-6 PLD中与阵列表示
图2-7 PLD中或阵列的表示
11
10 01
R
00
11
R
10 01
00
SG1
SL06
19 I/O7 18 I/O6
K 康芯科技 X
2.2 低密度PLD可编程原理
2.2.5 GAL (Generic Array Logic)
GAL即通用阵列逻辑器件，首次在PLD上采用了 EEPROM工艺，使得GAL具有电可擦除重复编程的特点， 彻底解决了熔丝型可编程器件的一次可编程问题。GAL 在“与-或”阵列结构上沿用了PAL的与阵列可编程、或 阵列固定的结构，但对PAL的输出I/O结构进行了较大的 改进，在GAL的输出部分增加了输出逻辑宏单元 OLMC(Output Macro Cell)。
3．扩展乘积项
FPGA器件 EPLD器件
20世纪80年代末
CPLD器 件
20世纪80年代初
GAL器件
进入20世纪90年代后 内嵌复杂 功能模块 的SoPC
2.1 PLD 概述
K 康芯科技 X
2.1.2 PLD的分类
可编程逻辑器件（PLD）
简单PLD
复杂PLD
PROM PLA PAL GAL
图2-2 按集成度(PLD)分类
图2-8 阵列线连接表示
K 康芯科技 X
2.2 低密度PLD可编程原理
… … …
2.2.2 PROM
A0 A1
An1
与阵列 （不可
W0 W1
编程） Wp1
或阵列 （可编程）
p2n
图2-10 PROM的逻辑阵列结构
F0 F1
Fm1
举例：用PROM实现半加器
A1
A0
或阵列
A1
（可编程）
K 康芯科技 X
K 康芯科技 X
早期PLD器件特点
可以实现速度特性较好的逻辑功能 简单的结构也使它们只能实现规模较小的电路
解决出路：Altera和Xilinx分别推出了类似于PAL结 构的扩展型CPLD和与标准门阵列类似的FPGA CPLD(Complex Programmab1e Logic Dvice) FPGA(Field Programmable Gate Array)
0
7 I1 2
11
10 01
R
00
SL07 SG1
SL17
8
15 I2 3
11
10 01
R
00
SL06 SG1
SL16
图2-17 一种PAL16V8的部分结构图
K 康芯科技 X
11
10 01
R
Vcc 00
DQ Q
11
10 01
R
00
11
R
10 01
00
SG0
SL06
11
10 01
R
Vcc 00
DQ Q
Programmable Logic Array）
A1
A0
或阵列
（可编程）
A1 A 1 A0 A 0 与阵列（可编程）
F1
F0
图2-13 PLA逻辑阵列示意图
K 康芯科技 X
2.2 低密度PLD可编程原理
2.2.3 PLA
A2
A1
A0
A2
A1
A0
F2 F1 F0
图2-14 PLA与 PROM的比较
F0 A1A0 A1 A0 F1 A1A0
A0
或阵列
（可编程）
A1 A 1 A0 A 0 与阵列（固定）
F1
F0
A1 A 1 A0 A 0 与阵列（固定）
F1
F0
图2-11 PROM表达的PLD阵列图
图2-12 用PROM完成半加器逻辑阵列
K 康芯科技 X
2.2 低密度PLD可编程原理
2.2.3 PLA
第2章
PLD硬件特性与编程技术
本章重点：CPLD的结构和工作原理 FPGA的结构和工作原理
2.1 PLD 概述
K 康芯科技 X
可编程逻辑器件 Programmable Logic Device PLD的应用和发展简化了电路设计、降低了成
本，提高了系统的可靠性和保密性，推动了EDA工 具的发展，而且改变了数字系统的设计方法。
15
CPLD的结构：
三个基本部分
五个主要部分：
逻辑阵列块（LAB） 宏单元 扩展乘积项（共享和并联） 可编程连线阵列（PIA） I/O控制块
K 康芯科技 X
典型CPLD结构图 （Altera公司MAX7000系列）
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
逻辑阵
C
逻辑阵
F2 F1 F0
K 康芯科技 X
2.2 低密度PLD可编程原理
2.2.4 PAL （Programmable Array Logic ）
A1 A0 A0
F0
A1
F1
F1 F0 图2-15 PAL结构
图2-16 PAL的常用表示
CLK/I 0 1
0 3 4 7 8 11 12 15 16 19 20 23 24 27 28 31
… …
输 入
输 入 缓 冲 电 路
与 阵 列
或 阵 列
输 出 缓 冲 电 路
输 出
图2-1 基本PLD器件的原理结构图
2.1 PLD 概述
K 康芯科技 X
2.1.1 PLD的发展历程
20世纪70年代
熔丝编程的 PROM和 PLA器件
20世纪70年代末
AMD公 司推出 PAL器件
20世纪80年代中期
2．宏单元
MAX7000系列中的宏单元
逻辑阵列
乘积项选择矩阵 可编程寄存器
可编程寄存器 时钟输入模式
全局时钟信号 全局时钟信号由高电平有效的时钟信号使能 用乘积项实现一个阵列时钟
K 康芯科技 X
2.3 CPLD的结构与可编程原理
图2-26 MAX3000系列的单个宏单元结构
K 康芯科技 X
2.3 CPLD的结构与可编程原理
CPLD
FPGA
K 康芯科技 X
按编程工艺分类
➢ 熔丝型器件：一次性器件 ➢ 反熔丝型器件：一次性器件
第一代
➢ EPROM型器件：紫外线擦除电可编程
➢ ROM型器件：电可擦写编程
➢ SRAM型器件：查找表结构的器件
第四代
➢ Flash型器件：多次可编程，掉电后不需重配置
按结构分类 ➢ 乘积项结构器件（CPLD）
列块
P
列块
L
D
逻辑阵
逻辑阵
列块
列块
逻辑阵 列块
逻辑阵 列块
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I/O块 逻辑阵列块
（LAB）
连线 资源
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
17
K 康芯科技 X
2.3 CPLD的结构与可编程原理
1．逻辑阵列块(LAB)
图2-19 MAX7128S的结构
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2.3 CPLD的结构与可编程原理
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2.2 低密度PLD可编程原理
2.2.1 电路符号表示
图2-3 常用逻辑门符号与现有国标符号的对照
2.2.1 电路符号表示
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图2-4 PLD的互补缓冲器 图2-5 PLD的互补输入 图2-6 PLD中与阵列表示
图2-7 PLD中或阵列的表示
11
10 01
R
00
11
R
10 01
00
SG1
SL06
19 I/O7 18 I/O6
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2.2 低密度PLD可编程原理
2.2.5 GAL (Generic Array Logic)
GAL即通用阵列逻辑器件，首次在PLD上采用了 EEPROM工艺，使得GAL具有电可擦除重复编程的特点， 彻底解决了熔丝型可编程器件的一次可编程问题。GAL 在“与-或”阵列结构上沿用了PAL的与阵列可编程、或 阵列固定的结构，但对PAL的输出I/O结构进行了较大的 改进，在GAL的输出部分增加了输出逻辑宏单元 OLMC(Output Macro Cell)。
3．扩展乘积项
FPGA器件 EPLD器件
20世纪80年代末
CPLD器 件
20世纪80年代初
GAL器件
进入20世纪90年代后 内嵌复杂 功能模块 的SoPC
2.1 PLD 概述
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2.1.2 PLD的分类
可编程逻辑器件（PLD）
简单PLD
复杂PLD
PROM PLA PAL GAL
图2-2 按集成度(PLD)分类
图2-8 阵列线连接表示
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2.2 低密度PLD可编程原理
… … …
2.2.2 PROM
A0 A1
An1
与阵列 （不可
W0 W1
编程） Wp1
或阵列 （可编程）
p2n
图2-10 PROM的逻辑阵列结构
F0 F1
Fm1
举例：用PROM实现半加器
A1
A0
或阵列
A1
（可编程）
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早期PLD器件特点
可以实现速度特性较好的逻辑功能 简单的结构也使它们只能实现规模较小的电路
解决出路：Altera和Xilinx分别推出了类似于PAL结 构的扩展型CPLD和与标准门阵列类似的FPGA CPLD(Complex Programmab1e Logic Dvice) FPGA(Field Programmable Gate Array)
0
7 I1 2
11
10 01
R
00
SL07 SG1
SL17
8
15 I2 3
11
10 01
R
00
SL06 SG1
SL16
图2-17 一种PAL16V8的部分结构图
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11
10 01
R
Vcc 00
DQ Q
11
10 01
R
00
11
R
10 01
00
SG0
SL06
11
10 01
R
Vcc 00
DQ Q
Programmable Logic Array）
A1
A0
或阵列
（可编程）
A1 A 1 A0 A 0 与阵列（可编程）
F1
F0
图2-13 PLA逻辑阵列示意图
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2.2 低密度PLD可编程原理
2.2.3 PLA
A2
A1
A0
A2
A1
A0
F2 F1 F0
图2-14 PLA与 PROM的比较
F0 A1A0 A1 A0 F1 A1A0
A0
或阵列
（可编程）
A1 A 1 A0 A 0 与阵列（固定）
F1
F0
A1 A 1 A0 A 0 与阵列（固定）
F1
F0
图2-11 PROM表达的PLD阵列图
图2-12 用PROM完成半加器逻辑阵列
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2.2 低密度PLD可编程原理
2.2.3 PLA
第2章
PLD硬件特性与编程技术
本章重点：CPLD的结构和工作原理 FPGA的结构和工作原理
2.1 PLD 概述
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可编程逻辑器件 Programmable Logic Device PLD的应用和发展简化了电路设计、降低了成
本，提高了系统的可靠性和保密性，推动了EDA工 具的发展，而且改变了数字系统的设计方法。
15
CPLD的结构：
三个基本部分
五个主要部分：
逻辑阵列块（LAB） 宏单元 扩展乘积项（共享和并联） 可编程连线阵列（PIA） I/O控制块
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典型CPLD结构图 （Altera公司MAX7000系列）
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
逻辑阵
C
逻辑阵
F2 F1 F0
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2.2 低密度PLD可编程原理
2.2.4 PAL （Programmable Array Logic ）
A1 A0 A0
F0
A1
F1
F1 F0 图2-15 PAL结构
图2-16 PAL的常用表示
CLK/I 0 1
0 3 4 7 8 11 12 15 16 19 20 23 24 27 28 31
… …
输 入
输 入 缓 冲 电 路
与 阵 列
或 阵 列
输 出 缓 冲 电 路
输 出
图2-1 基本PLD器件的原理结构图
2.1 PLD 概述
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2.1.1 PLD的发展历程
20世纪70年代
熔丝编程的 PROM和 PLA器件
20世纪70年代末
AMD公 司推出 PAL器件
20世纪80年代中期
2．宏单元
MAX7000系列中的宏单元
逻辑阵列
乘积项选择矩阵 可编程寄存器
可编程寄存器 时钟输入模式
全局时钟信号 全局时钟信号由高电平有效的时钟信号使能 用乘积项实现一个阵列时钟
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2.3 CPLD的结构与可编程原理
图2-26 MAX3000系列的单个宏单元结构
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2.3 CPLD的结构与可编程原理
CPLD
FPGA
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按编程工艺分类
➢ 熔丝型器件：一次性器件 ➢ 反熔丝型器件：一次性器件
第一代
➢ EPROM型器件：紫外线擦除电可编程
➢ ROM型器件：电可擦写编程
➢ SRAM型器件：查找表结构的器件
第四代
➢ Flash型器件：多次可编程，掉电后不需重配置
按结构分类 ➢ 乘积项结构器件（CPLD）
列块
P
列块
L
D
逻辑阵
逻辑阵
列块
列块
逻辑阵 列块
逻辑阵 列块
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I/O块 逻辑阵列块
（LAB）
连线 资源
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
逻辑阵 列块
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2.3 CPLD的结构与可编程原理
1．逻辑阵列块(LAB)
图2-19 MAX7128S的结构
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