数字电路篮球30s可控计时器

篮球30S可控计时器设计实验
1.背景知识介绍
可控计时器在日常生活中有着广泛的应用，如在体育比赛的30s计时，手机里设定的定时闹钟提醒我们时间到了该做某项工作了。

红绿灯的停留时间告诉人们何时可以通过起到安全护航的作用。

游戏中的倒时器，工业控制中的定时加料和学校里的学生宿舍定时关电等均用到了可控计数定时器。

体育比赛计时计分系统是对体育比赛过程中所产生的时间,比分等数据进行快速采集记录，加工处理，传递利用的信息系统。

根据不同运动项目的不同比赛规则要求，体育比赛的计时计分系统包括测量类，评分类，命中类，制胜类得分类等多种类型。

篮球比赛是根据运动队在规定的比赛时间里得分多少来决定胜负的，因此，篮球比赛的计时计分系统是一种得分类型的系统。

篮球比赛的计时计分系统由计时器，计分器等多种电子设备组成，同时，根据目前高水平篮球比赛要求，完善的篮球比赛计时计分系统设备应能够与现场成绩处理，现场大屏幕，电视转播车等多种设备相联，以便实现高比赛现场感，表演娱乐观众等功能目标。

篮球30s计时器就是秒脉冲发生器、计数器、译码显示电路、辅助时序控制电路（简称控制电路）和报警电路等5个部分组成。

2.篮球30秒可控计时器的硬件实现原理
首先根据明确实验设计的要求：
1．秒脉冲发生部分的设计，这里实验中以clk为计时脉冲加以分频电路就可以得到1Hz的计时脉冲。

2．30秒递减计时部分的设计，由分频出来的clk_2脉冲控制其计数，每隔1秒钟，计数器减1。

3．译码显示部分的设计，能将计数器的即时计数数值显示在chipscope上进行实时观测。

4．报警部分的设计，当计数器递减计时到零时（即定时时间到，显示为00），发出报警信号，即alarm由0跳变为1。

5．设计外部操作开关控制计时器的直接清零、启动和暂停/连续计时，实验中以load为复位信号，stop为计时暂停信号。

实验的核心部分是要设计一个30s计数器，对计数结果要进行实时显示，同时要实现控制要求，因此设计的系统的代码部分应该包括秒脉冲发生、计数、译码显示、辅助时序控制（简称控制部分）和报警等5个部分组成。

其中计数模块和控制部分是系统的主要部分。

计数模块完成30s计时功能，而控制部分具有直接控制计数器的启动计数、暂停、连续计数、译码显示的功能。

因为设计的电路是时序电路，因此必须处理好时序问题。

篮球30s计时器的基本组成如下图所示。

图1篮球30s计时器基本组成
篮球30s可控计时器的工作流程如下图所示。

图2篮球30s可控计时器的工作流程图Verilog HDL 代码如下：
module BTimer(clk,load,stop,qh,ql,alarm);
input clk;
input load;
input stop;
output [7:4]qh;
output [3:0]ql;
output alarm;
reg[7:4]qh;//设定变量的数据结构；
reg[3:0]ql;
reg alarm;
wire clk_2;
always @ (posedge clk_2 or posedge load)
begin
if(load) //如果load=1,置数q=30;
begin
qh=4'd3;
ql=0;
alarm=0;
end
else
if(stop==0) //若load=0且stop=0.则递减计时；
begin
if(qh==0&&ql==0) //分离输出时间的十位qh和个位ql begin
alarm=1;
end
else
if(ql==0)
begin
qh=qh-1;
ql=4'd10;
ql=ql-1;
end
else
begin
ql=ql-1;
end
end
else
begin //为了可综合设计而设定的空串行块；
end
end
odd_division div(.clk(clk),.rst(load),.clk_odd(clk_2)); endmodule
//分频模块25000次分频
module odd_division(clk,rst,clk_odd);
input clk,rst;
output clk_odd;
reg clk_odd;
reg[15:0] count;
parameter N = 25000;
always @ (posedge clk)
if(rst)
begin
count <= 16'd0;
clk_odd <= 1'b0;
end
else
if ( count < N/2-1)
begin
count <= count + 1;
end
else
begin
count <= 16'd0;
clk_odd <= ~clk_odd;
end
endmodule
//测试文件
module testbench;
// Inputs
reg clk;
reg load;
reg stop;
// Outputs
wire [7:4] qh;
wire [3:0] ql;
wire alarm;
// Instantiate the Unit Under Test (UUT)
BTimer uut (
.clk(clk),
.load(load),
.stop(stop),
.qh(qh),
.ql(ql),
.alarm(alarm)
);
initial begin
// Initialize Inputs
clk = 0;
load = 1;
stop = 0;
// Wait 100 ns for global reset to finish
#100 load=0;
#1000 stop=1;
#10 stop=0;
end
always #10 clk=~clk;
endmodule
仿真波形。