嵌入式高速数据采集处理模块的设计实现

嵌入式高速数据采集处理模块的设计实现夏沈杰周晓霞倪明柴小丽（华东计算技术研究所，上海２００２３３）

摘要：本文主要提出了ＤＳＰ＋ＦＰＧＡ的架构实现嵌入式高速数据采集的思想，以提高采集系统的整体性能。并且将抽取、内插、ＦＦＴ和多种滤波处理按照特性在ＤｓＰ与ＦＰＧＡ上进行了相应的优化设计及实现，从而大大提高了处理性能，而且Ｈ呵和滤波可并行处理，进一步提高了系统运行速度和效率。该系统还可以通过对ＦＰＧＡ内下栽不同的内容及改变ＤｓＰ程序来实现在最小改动前提下对系统进行功能扩展、改变及升级，从这个方面讲，这个系统具有一定的灵活性、先进性和前瞻性。关键词：高速数据采集抽取内插ＤＳＰＦＰＧＡＦＩＲＦＦＩ’

１引言数据采集技术是信息科学的一个重要分支，是以传感器、信号测量与处理、计算机等技术为基础而形成的一门综合应用技术，它具有很强的实用性，主要应用在仪器、通讯、雷达、遥感测量、地质、医药器械等各个领域。近年来，各种应用都在向数据采集技术提出更高的要求，如速度、分辨力、精度、功能、接口能力、软件设计以及抗恶劣环境能力，传统采用ＣＰＵ＋ＲＡＭ＋ＡＤＣ方式的数据采集技术已经无法满足需要。随着ＤＳＰ与ＦＰＧＡ性能的进一步发展以及开发手段的不断丰富，ＤＳＰ＋ＦＰＧＡ的方案正在逐渐被业界所重视。综上所述，本文提出使用ＤＳＰ＋ＦＰＧＡ架构来设计嵌入式高速数据采集处理系统，包括实时数据处理、信号处理、高速存储及快速校准，并用Ｓｉｍｕｌｉｎｋ进行建模仿真，最终将其实现。

２高速数据采集处理模块的结构及功能高速数据采集系统的组成框图如下图所示：

图１高速数据采集系统组成框图作者简介：夏沈杰（１９８０一），男，硕士，研究方向为嵌入式计算枧和接口技术；周晓霞，工程师；倪明，研究员；柴小丽，高工。

１１８其中虚框内本文所要实现的数据采集处理模块。由于高速数据采集系统数据流速度快、运算量大、功能复杂及具有实时切换、调节能力，其可重构性要求使得它越来越倾向于灵活性强的ＤＳＰ和ＦＰＧＡ。数据采集处理模块需要完成的功能有：１．是实时数据处理，包括抽取、峰值检测、根据校准结果进行数值调整等；２．是信号处理，包括内插、数值平滑、Ｆ盯、各种滤波等；３．是高速存储，根据用户要求将对应的高速数据流进行选择存储；４是快速校准，定时产生校准信号对模拟前端进行快速多点校准。３基于ＤＳＰ＋ＦＰＧＡ的高速数据采集处理模块设计根据ＤＳＰ与ＦＰＧＡ的特性，就上述４种功能在ＤＳＰ与ＦＰＧＡ中进行如下分配：高速数字采集处理模块的实时数据处理部分的特点是：整个数据流的速度非常高，很难直接用采样频率对数据流进行处理。解决方法有２种，１是采用能承受这么高处理速度的器件，２是先将高速’数据流进行降频处理，从而降低对处理器件的要求，但是处理位宽将成倍提高，而且实时处理算法也需要相应改变。第１种处理方法对器件要求非常高，实际上这样的器件很难找，而且价格相当贵，没有实用价值，所以本文采用第２种方法，即将ＡＤＣ产生的高速数据流分频分相处理从而降低对后续操作的工作频率要求，由于位宽会随着分频倍数相应变的很高，所以分频数不能很大。这样的接入方案可以在ＦＰＧＡ中使用锁相环（ＰＬＬ）加分相锁存电路来实现。数字接入后需要根据用户需要进行相应的实时数字处理，比如抽取、峰值检测、数值调整等。降频后的数据流速度依然很高，而且位宽是ＡＤＣ输出位数的数倍，基本无法由ＦＰＧＡ以外的器件代替，所以这部分处理都需要在ＦＰＧＡ中实现。信号处理部分的主要任务是滤波、内插、数值平滑、ＦＦＹｒ等计算。传统的信号处理过程中使用ＤＳＰ进行处理，如果面对多种大量重复操作的处理，ＤＳＰ便暴露出其并行性不够，无法同时对数据进行多种处理的弱点。在现代高速数字采集处理系统中，有可能需要对同一批数据进行多次多种处理，所以需要给处理过程加速。具体方法就是使用ＦＰＧＡ来实现算法结构单一、数据量大的部分，如内插、数值平滑、肿，而需要能被灵活配置的多种滤波器只能由ＤＳＰ来完成。实时的数据存储的速率要求与实时数字处理完后的数据速率有关，对很高速的数据流，存储速度要求很高，在连续采样的情况下可以考虑用高速ＲＡＭ来满足存储要求，现在很多ＦＰＧＡ都带有内部ＲＡＭ，在存储深度要求不是很高的情况下可以考虑使用ＦＰＧＡ内部ＲＡＭ实现。对于在需要很大存储深度的工作状态下则需要使用外部容量较大的快速ＲＡＭ如ＳＢＳＲＡＭ等来实现存储。由于实时数据存储的数据来源是在ＦＰＧＡ中实现的实时算法的输出，所以需要由ＦＰＧＡ设计与这些ＲＡＭ的接口。而对于信号处理用的ＲＡＭ，则需要根据产生数据的信号处理在ＤＳＰ或者是ＦＰＧＡ中实现来确定，如果是ＤＳＰ实现则直接挂在ＤＳＰ外部存储总线上，否则就挂在ＦＰＧＡ的ＲＡＭ控制器上。不过由于本文采用的ＤＳＰ＋ＦＰＧＡ架构是以ＤＳＰ为主，所以直接由ＤＳＰ协调控制使用ＤＳＰ外接ＲＡＭ、ＦＰＧＡ内部及外接ＲＡＭ空间。而对用户设置的存储要求如数据同步帧等的检测由于其实时性高，由ＦＰＧＡ完成。快速校准需要每经过一段时间通过输出数据给ＤＡ产生一个已知标准信号，将其通过模拟前端经ＡＤＣ数字化与标准的信号进行多点对比，然后产生一个校准曲线，最后交给实时数据处理部分进行数值调整，它是一个不断重复而且独立的模块，所以选择并行度高的ＦＰＧＡ将其实现。

４算法设计根据ＦＰＧＡ和ＤＳＰ的特点不同，对各部分算法进行相应优化设计，下面介绍一下对ＦＩＲ、数值平滑及ＦＦＴ的优化设计。４．１ＦＩＲ的优化设计拥有丰富ＤＳＰ资源的ＦＰＧＡ使用ＤＡ算法可以加速ＦＩＲ的速度，特别是当多通道都需要内插的时候，ＦＰＧＡ的优势就更明显，所耗费时间与单通道完全一样。下面使用ＤＡ算法对ＦＩＲ进行优化。假设输入为Ｘ［ｎ］，输出为Ｙ［ｎ］，滤波系数为Ｃ［ｎ］，阶数为Ｎ，则ＦＩＲ可以用下式表示：Ｎ—ｌＹ［ｎ］＝＜ｃ，ｘ＞＝∑ｃ［ｏ］・ｘ［ｎ］＝

ｎ‘’—ｆｆｉ—０ｃ［Ｏ］ｘ［Ｏ］＋Ｃ［Ｉ］Ｘ［１］＋…＋Ｃ［Ｎ—Ｉ］Ｘ［Ｎ—１］

假设系数ｃ［ｎ］是已知常数，Ｘ［ｎ］是变量，在有符号ＤＡ系统中假设变量ｘ［ｎ］的表达１１９式如下：Ｂ－２ｘ［ｎ］＝一２弘１・ｘＢ－ｌ＋∑ｘｂ［ｎ］×２６，其中

Ｘｂ［１１］Ｅ［０，１］式中，】【ｂ［ｎ］表示ｘ［ｎ］的第ｂ位，而Ｘ［ｎ］也就是ｘ的第ｎ次采样。于是，内积Ｙ可以表示为：Ｎ－１Ｂ一２Ｙ＝∑ｃ［ｎ］・［－２８。１・ｘＢ＿１＋∑ｘｂ［ｎ］×２６］

重新分别求和（也就是分布式算法的由来），其结果如下：Ｙ＝ｃ［０］（一ｘＢ一１［０］２Ｂ一１＋ｘＢ－２［０］２Ｂ一２＋…＋ｘ０［０］２０）＋ｃ［１］（一ｘＢ一１［１］２Ｂ一１＋ｘＢ一２［１］２Ｂ一２＋…＋如［１］２０）＋ｃ［Ｎ一１］（一ｘＢ一１［Ｎ一１］２Ｂ—ｌ＋ｘＢ一２［Ｎ—１］２Ｂ一２＋…＋如［Ｎ一１］２０）＝（ｃ［０］ｘＢ一１［０］＋ｃ［１］ｘＢ一１［１］＋…＋ｃ［Ｎ一１］ｘＢ一１［Ｎ一１］）２Ｂ—ｌ＋（ｃ［０］ｘＢ－２［０］＋ｃ［１］ｘＢ一２［１］

＋…＋ｅ［Ｎ—１］ｘＢ一２［Ｎ一１］）２Ｂ一２＋…＋（ｃ［０］ｘＯ［０］＋ｃ［１］如［１］＋…＋ｃ［Ｎ—１］）Ｄ［Ｎ—１）２０从上面的式子可以看出，ＤＡ是一种主要操作为乘加的算法。它与传统算法实现乘加运算的不同在于执行部分积运算的先后顺序不同。分布式算法在实现乘加功能时，是通过将各输人数据的每一对应位产生的部分积预先进行相加形成相应的部分积，然后再对各个部分积累加形成最终结果的，而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算的。在需要ＦＩＲ的模式下一般速度会比不需要进行ＦＩＲ的模式下慢一些，再使用串行结构会更加降低速度，但根据本系统８路数据并行的特性使用８路串行处理，时间耗费一般还在ｍｓ以下，所以对于主机处理显示来说速度并没有因为使用串行结构而慢很多。与传统串行算法相比，分布式算法可极大地减少ＦＰＧＡ内部资源的消耗，提高电路的执行速度。它的实现框图如图２（虚线为流水线寄存器）所示。

图２ＤＡ实现框图

ＤＳＰ中则只需根据用户需要从ＲＡＭ中选取适当的滤波器系数，就可以通过调用ＴＩＣ６７ｘＤＳＰＬＩＢ

中的ＤＳＰＦ＿．ｓｐ＿ｆｉｒ＿ｇｅｎ函数直接实现各种阶数及幅频特性的ＦＩＲ。

４．２数值平滑的优化设计数值平滑其实也是滤波的一种，它通过将前后多点平均来平滑信号。数值平滑包括８点、１６点、３２点、６４点、１２８点、２５６点、５１２点、１０２４点平滑，一般由主机来计算产生，但是这样做的结果是大大降低了显示刷新的速度，特别是２５６点平均时刷新速度将非常慢。在本文中使用ＦＰＧＡ将其实现，充分利用ＦＰＧＡ内丰富的ＤＳＰ资源以及大进位链的优势。数值平滑的公式如下式所示（以８点平均为例子）ｉｗａｖｅ『ｉ１＝（ｗａｖｅｆｉ一７１＋ｗａｖｅ［ｉ一６］＋ｗａｖｅｆｉ一５１＋ｗａｖｅｆｉ一４１＋ｗａｖｅｆｉ一３１＋ｗａｖｅｆｉ一２１＋ｗａｖｅｒｉ一１１＋ｗａｖｅｆｉｌ）／８基本流程如下（假设高速数据采集部分将数据分为８路进行处理及存储），数据流分为８路并行进入处理模块，然后根据平均所需点数Ｎ，进行平均操作。从上面的式子可以看出，需要对各个通路进行分别处理，所以资源消耗是串行方式的８倍多，但速度也相应的提高了８倍，在对大批数据进行平均时效果尤为明显。由于ＦＰＧＡ内加法的进位链达７０位，所以在３种波形平均方式下加法速度始终保持。并且８、１６、３２、６４、１２８、２５６、５１２、１０２４都是２的整数次，也就是说，对这几个数做除法就相当于直接将对应的低几位去掉，根本不需要花时间。这样在ＦＰＧＡ中进行波形平均的处理在不同的点数要求下，速度都在同一个量级上，比主控ＣＰＵ要快好几个量级。当然如果对大位宽的数据进行如２５６点及以上平滑的速度仍然不满意，就可以用ＣＳＤ加法来改善速度，因为ＣＳＤ本身的特性注定了它的加法可以做到无进位延迟，从而做到加法速度的提升，但代价是需要多耗费数倍的ＦＰ．ＧＡ资源。下图是数值平滑的框图。

图３数值平滑框图

４．３ＦＦＴ的优化设计在本文中，使用了重叠卷积运算对肿进行

优化。重叠卷积运算是指把采样序列Ｘ（ｎ）分成前后部分重叠的多个数据块（段），每个数据块是由前面的Ｍ个保留数据和（Ｎ—Ｍ）个新数据组成，以保证送至ＦＦｒ进行卷积的数据块为Ｎ点。而将每段Ｎ长处理结果的前Ｍ个数据抛掉，保留后（Ｎ—Ｍ）长数据，各段结果依次相接构成总的处理结果。为保证处理结果的正确性，分段时应注意如下２点Ｉ第１，第１段的前Ｍ个数据补零；第２，重叠长度视具体应用要求而定，如做脉压时，应保证任何时刻回波都能被有效压缩，所以需要大于等于信号时宽，通常取为信号时宽。重叠增加了卷积运算次数，但提高了并行度，非常适合ＦＰＧＡ处理。但是由于ＦＰＧＡ中实现的ＦＦｒ无法改变处理点数，所以需要ＤＳＰ根据用户需要对数据进行相应分段然后控制ＦＰＧＡ内各个ｌＨ’模块进行处理。