EDA数字系统综合实验

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四、设计举例 ——波形发生器与频率计源文件
U1 test_wave.v：
module test_wave( input clk, input reset, input switch, output [11:0] data_out ); reg [15:0] data_temp; wire [11:0] sine_data; reg [11:0] data_out_temp; wire rdy; gen_dds U6 ( .clk(clk), // input clk .rdy(rdy), // ouput rdy .sine(sine_data)); // ouput [11 : 0] sine data
EDA数字系统综合实验
一、实验目的 二、实验原理 三、层次化、模块化设计举例 四、小型数字系统设计举例 五、实验任务与要求 六、实验步骤与要求 七、实验报告要求
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一、实验目的
• 了解并掌握采用可编程逻辑器件实现数字电 路与系统的方法； • 学习并掌握采用Xilinx_ISE 软件开发可 编程器件的过程； • 学习使用verilog HDL描述数字逻辑电路与 系统的方法; • 掌握分层次、分模块的电路设计方法，熟悉 使用可编程器件实现数字系统的一般步骤; • 熟悉数字钟的功能要求及设计方法； • 掌握小型数字系统安装、调试方法。
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二、实验原理---层次化、模块化设计方法
• 高层次设计是一种“自顶向下”的全新设计 方法，这种设计方法首先从系统设计入手， 在顶层进行功能方框图的划分和结构设计。 • 由于设计的主要仿真和调试过程是在高层次 上完成的，这既有利于早期发现结构设计上 的错误，避免设计工作的浪费，又减少了逻 辑功能仿真的工作量，提高了设计的一次成 功率。
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四、设计举例 ——波形发生器与频率计模块划分
大值data_max_out和最小值data_min_out作为输出信号 供给data_process2模块使用。
data_process1模块的源码参见data_process1 .v。 data_process2 模块：将输入波形的数据做处理，转化为 脉冲波的形式以便计数。
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二、实验原理---层次化、模块化设计方法
为什么要采用层次化、模块化设计方法？
对于复杂系统-----“分而治之”-----方便管理 方便设计---使设计课题进一步细化, 明确各层次、各模 块目标, 条理清晰； 方便调试---使设计中出现的问题在模块级就能发现, 及 时处理； 方便维护---模块化、层次化维护与修理； 方便后续开发与更新---拓展、继承、移植。
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四、设计举例 ——波形发生器与频率计源文件
always @ (posedge clk or posedge reset) begin if (reset) begin en1 <= 1'b0; en2 <= 1'b0; end else begin en1 <= clk_test; en2 <= en1; end end assign en = en1 && (!en2);//generate en
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四、设计举例 ——波形发生器与频率计模块划分
经分析，工程可由 4个模块组成：信号产生模块 test_wave、最大值和最小值计算模块data_process1、 波形转化模块 data_process2以及频率计计算并译码显 示模块 freq。
各模块连接关系参见下图：
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四、设计举例 ——波形发生器与频率计模块划分
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四、设计举例 ——波形发生器与频率计源文件
test_wave U1 ( .clk(clk), .reset(reset), .switch(switch), .data_out(data_temp) );
freq U2 ( .clk(clk), .reset(reset), .clk_test(test_clk), .en_out(enable), .sl(sl), .segdat(segdat) );
test_wave模块：利用DDS生成12bit正弦波同时利用时钟 计数生成三角波。 利用系统提供的IP核DDS生成gen_dds.xco，由输入时钟 信号clk激励，在复位信号reset与生成信号模式选择控制 信号switch的控制下生成正弦波与三角波；信号输出为12 位数据data_out。 test_wave模块的源码参见test_wave.v。 data_process1 模块：计算输入波形的最大值和最小值。 由输入时钟信号clk激励，在复位信号reset, 输入使能信 号enable（高有效？）的控制下，对输入信号12bit的 data_in进行计数，在当前闸门周期，产生输入波形的最
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四、设计举例 ——波形发生器与频率计源文件
U2 freq.v：
module freq( input clk, input reset, input clk_test, output en_out, output [3:0] sl, output [6:0] segdat ); reg[25:0] count; reg[15:0] fosc; //freq reg reg[15:0] fosc_flash; //update freq reg[6:0] segdat_reg; reg[3:0] sl_reg; reg[3:0] disp_dat; //data to display reg flag_flash; //indicate update reg second; reg en1,en2; wire en;
由输入时钟信号clk激励，在复位信号reset, 输入使能 信号enable的控制下，根据12bit输入信号data_in 的最大 值data_max与最小值data_min，采用过均值检测法产生 出与data_in同频率的方波信号，以便计数；
在求均值时，采用了Xilinx ISE Core Generator所产生 的除法器。
十位BCD 码输出
Q1[0 ]
CP nCR EN
进 制 计 数 器
10 0
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I
Q0[3 ]
个位BCD 码输出
Q0[0 ]
三、层次化、模块化设计举例
• 由10进制计数器构成100进制计数器
//**************** counter10.v ( BCD: 0~9 ) ************** module counter10(Q, nCR, EN, CP); input CP, nCR, EN; output [3:0] Q; reg [3:0] Q; always @(posedge CP or negedge nCR) begin if(~nCR) Q <= 4'b0000; // nCR＝0，计数器被异步清零 else if(~EN) Q <= Q; //EN=0,暂停计数 else if(Q == 4'b1001) Q <= 4'b0000; else Q <= Q + 1'b1; //计数器增1计数 end endmodule
data_process2 U4 ( .clk(clk), .reset(reset), .enable(enable), .data_in(data_temp), .data_max(data_max_temp), .data_min(data_min_temp), .test_clk(test_clk) ); endmodule
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四、设计举例 ss2模块的源码参见data_process2 .v。
freq 模块：生成闸门信号1s，对输入波形的频率做计数 计算，并译码显示。 由输入时钟信号clk激励，在复位信号reset的控制下, 对输入信号clk_test进行计数，生成计数信号en，生成闸 门信号1s---second，在闸门信号内对输入波形的频率计 数进行处理，产生计数结果，并生成输出信号en_out与 4bit数码管显示控制信号sl及数码管7段分段数据控制信 号segdat 。注意数码管显示控制选择信号及数码管7段 分段数据控制信号均为臵低有效！ freq模块的源码参见freq .v。
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三、层次化、模块化设计举例
• 由10进制计数器构成100进制计数器
//*************** counter100.v (BCD: 00~99)*************
//100进制计数器：调用10进制模块两次
module counter100(Cnt, nCR, EN, CP); input CP, nCR, EN; output [7:0] Cnt; //模100计数器的输出信号 wire [7:0] Cnt; //输出为8421 BCD码 wire ENP; //计数器十位的使能信号（中间变量） counter10 UC0 (Cnt[3:0], nCR, EN, CP); //计数器的个位 counter10 UC1 (Cnt[7:4], nCR, ENP, CP); //计数器的十位 assign ENP = (Cnt[3:0]==4'h9); //产生计数器十位的使能信号 endmodule
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四、设计举例 ——波形发生器与频率计源文件
顶层模块：定义系统输入输出及各模块连接关系。 top.v：
module top( input clk, input reset, input switch, output [6:0] segdat, output [3:0] sl, output dp ); wire [11:0] data_temp,data_max_temp,data_min_temp; //initial data_temp = 12'h0; //initial data_max_temp = 12'h0; //initial data_min_temp = 12'h1; wire test_clk,enable; assign dp = 1'b1;